Simulações de arquiteturas de memória cache para o multiprocessador Multiplus

Detalhes bibliográficos
Autor(a) principal: Meslin, Alexandre Malheiros
Data de Publicação: 1991
Tipo de documento: Relatório
Idioma: por
Título da fonte: Repositório Institucional da UFRJ
Texto Completo: http://hdl.handle.net/11422/1513
Resumo: Este trabalho analisa algumas alternativas de arquitetura de sistemas de memórias cache para o MULTIPLUS, um multiprocessador de alto desempenho em desenvolvimento no NCE/UFRJ. A análise é feita através do uso de um simulador capaz de suportar diferentes configurações de arquitetura de memória cache. As simulações foram realizadas considerando 3 situações distintas: a ausência de memórias cache e o uso de políticas de write back e write through para controle da cache. Os resultados das simulações mostram de forma gráfica o comportamento do sistema em relação à taxa média de ocupação dos barramentos e duração média dos ciclos de processador.
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spelling Meslin, Alexandre Malheiros2017-03-08T14:11:04Z2023-11-30T03:01:56Z1991-09-30MESLIN, A. M. Simulações de arquiteturas de memória cache para o multiprocessador Multiplus. Rio de Janeiro: NCE, UFRJ, 1991. 25 p. (Relatório Técnico, 13/91)http://hdl.handle.net/11422/1513Este trabalho analisa algumas alternativas de arquitetura de sistemas de memórias cache para o MULTIPLUS, um multiprocessador de alto desempenho em desenvolvimento no NCE/UFRJ. A análise é feita através do uso de um simulador capaz de suportar diferentes configurações de arquitetura de memória cache. As simulações foram realizadas considerando 3 situações distintas: a ausência de memórias cache e o uso de políticas de write back e write through para controle da cache. Os resultados das simulações mostram de forma gráfica o comportamento do sistema em relação à taxa média de ocupação dos barramentos e duração média dos ciclos de processador.This paper analyses some alternatives for the MULTIPLUS cache memory system architecture. MULTIPLUS is a high performance multiprocessor system under development at NCE/UFRJ. The analysis is carried out using a simulator which supports different cache memory architecture configurations. The simulator experiments where done under 3 different situations: a non-cache system and th use of write back and write through cache control policies. The graphical simulation results show the system behaviour in relation to the average ratio of bus occupation and the average processor cycle length.Submitted by Elaine Almeida (elaine.almeida@nce.ufrj.br) on 2017-03-08T14:11:04Z No. of bitstreams: 1 13_91_000040414.pdf: 2361495 bytes, checksum: 657218beba5ff3c5df2a933c8d4d04f8 (MD5)Made available in DSpace on 2017-03-08T14:11:04Z (GMT). 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