A comparative analysis of cache memory architectures for the multiplus multiprocessor

Detalhes bibliográficos
Autor(a) principal: Meslim, Alexandre Malheiros
Data de Publicação: 1992
Outros Autores: Pacheco Jr., Ageu Cavalcante, Aude, Júlio Salek
Tipo de documento: Relatório
Idioma: eng
Título da fonte: Repositório Institucional da UFRJ
Texto Completo: http://hdl.handle.net/11422/1073
Resumo: Este trabalho analisa algumas alternativas de projeto para a arquitetura do sub-sistema de memória cache para o multiprocessador MULTIPLUS. O MULTIPLUS é um multiprocessador de alto desempenho em desenvolvimento no Núcleo de Computação Eletrônica da Universidade Federal do Rio de Janeiro (NCE/UFRJ). A análise foi realizada utilizando-se um simulador que suporta diferentes configurações de memórias cache. A simulação foi realizada utilizando-se três diferentes sistemas: sem memória cache, com cache utilizando políticas de controle do tipo write through e write back. Os resultados gráficos mostram o desempenho do sistema em relação a taxa média de ocupação dos barramentos e o tempo médio de duração do ciclo do processador.
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Os resultados gráficos mostram o desempenho do sistema em relação a taxa média de ocupação dos barramentos e o tempo médio de duração do ciclo do processador.This paper analyses some design altematives for the MULTIPLUS cache memory subsystem architecture. MUL TIPLUS is a high performance multiprocessor system under development at NCE/UFRJ. The analysis is carried out using a simu1ator which supports different cache configurations. The simulator experiments have been done under three different situations: a non-cache system and the use of write back and write through control policies. The graphical results show the system behaviour in relation to the average ratio of bus occupation and the average processor cycle length.Submitted by Raquel Porto (raquel@nce.ufrj.br) on 2016-11-10T11:13:49Z No. of bitstreams: 1 08_92_000040820.pdf: 2432074 bytes, checksum: 9a62102adebf93e4035236ffdad3f67d (MD5)Made available in DSpace on 2016-11-10T11:13:50Z (GMT). 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