Redes em chip irregulares para tolerância a falhas e atendimento de tempo real

Detalhes bibliográficos
Autor(a) principal: Cardoso, Elisio Breno Garcia
Data de Publicação: 2021
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Repositório Institucional da UFRN
Texto Completo: https://repositorio.ufrn.br/handle/123456789/32616
Resumo: As redes-em-chip surgiram devido à necessidade de comunicar de forma eficiente dezenas de núcleos de sistemas multiprocessados em um único chip. Desde então, tornaram-se um dos principais paradigmas de comunicação para esse tipo de sistema, com diversos modelos arquiteturais sendo propostos ao longo dos anos. Os projetos buscam atender principalmente restrições relacionadas à latência média, área da rede, consumo de energia, dentre outros. Os projetos atuais também abrangem a arquitetura da rede, com a geração de topologias que proporcionam desempenho otimizado para aplicações específicas. Este trabalho propõe uma heurística para a geração de topologias tolerantes a falhas capazes de entregar os pacotes de tempo real por um caminho alternativo dentro da rede em caso de falha em um canal. Para avaliar a solução proposta, foi utilizado um simulador em SystemC desenvolvido para criar topologias irregulares, rotear pacotes com restrição de tempo real, algoritmo de roteamento baseado em uma tabela de roteamento e injeção de falhas nos canais.
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