Reliability enhanced microprocessor architecture for the on-board computer of future satellites

Detalhes bibliográficos
Autor(a) principal: Villa, Paulo Ricardo Cechelero
Data de Publicação: 2018
Tipo de documento: Tese
Idioma: eng
Título da fonte: Repositório Institucional da UFSC
Texto Completo: https://repositorio.ufsc.br/handle/123456789/194234
Resumo: Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.
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spelling Reliability enhanced microprocessor architecture for the on-board computer of future satellitesEngenharia elétricaTolerância a falha (Engenharia)Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.Processadores soft-core embarcados são a solução usual para lidar com interconexão de comunicação e dados dentro de FPGAs. Tarefas altamente paralelas implementadas em blocos de IP podem ser facilmente integradas com processadores durante o fluxo de desenvolvimento de FPGAs. No entanto, ao desenvolver aplicações espaciais, o projetista deve considerar os efeitos da radiação ionizante, principalmente sob a forma de SEUs. Os SEUs podem afetar os elementos de memória da aplicação, no qual o processador soft-core depende para funcionar corretamente. A maioria das técnicas de mitigação de SEUs em FPGAs são baseadas em redundância espacial de hardware. Notavelmente, a TMR é a mais comum. Quando implementado corretamente, o TMR pode mascarar erros únicos e detectar erros duplos. Em contrapartida, uma abordagem de tolerância a falhas muitas vezes negligenciada é usar redundância temporal. No caso de SEUs, ao reescrever um valor incorreto dentro de um registrador do processador pode restaurar o correto funcionamento do sistema. Este processo é feito ao custo do tempo de processamento em vez de replicação de hardware. Esta tese apresenta uma técnica de tolerância a falhas, baseada no conceito de redundância temporal, com pontos de inspeção e recuperação para processadores soft-core. A arquitetura modificada proposta é voltada para sistemas embarcados para aplicações espaciais, com base em FPGAs. Nossos resultados experimentais mostram que a técnica CR é uma alternativa válida para TMR e até DMR, especialmente quando se considera a área de lógica limitada e o requisito de energia presente em um satélite. Os resultados têm níveis de confiabilidade comparáveis às técnicas mais convencionais de tolerância a falhas. Além disso, nossa abordagem não requer modificações no código-fonte ou compilador do software.Abstract : Embedded soft-core processors are the usual solution to deal with network and data communications inside FPGA. High-parallel tasks implemented in IP-blocks can be easily integrated with processors during the FPGA development flow. However, when developing space-based applications, the designer must consider the effects of ionizing radiation, mainly in the form of SEU. SEU can affect user flip-flops and memory where the soft-core processor relies on to function properly. The majority of techniques for mitigation of SEU on FPGA are based on hardware spatial-redundancy. Notably, TMR is the most common. When implemented correctly, TMR can mask single-errors and detected-double errors. In contrast, an often neglected fault-tolerance approach is to use time-redundancy. In the case of SEU, when rewriting an erroneous value inside a processor register can restore the system correctness. This process is done at the cost of processing time instead of hardware replication. This thesis presents a fault-tolerance technique, based on the concept of temporal redundancy, with checkpoints and recovery for soft-core processors. The proposed modified architecture is aimed at embedded systems for spatial applications, based on FPGA. Our experimental results show that the CR technique is a valid alternative to TMR and even DMR, especially when considering limited logic area and power budget present on a satellite. The results have comparable levels of reliability to the more conventional fault-tolerance techniques. Additionally, our approach does not require modifications to the software source code or compiler.Bezerra, Eduardo AugustoVargas, Fabian LuisUniversidade Federal de Santa CatarinaVilla, Paulo Ricardo Cechelero2019-03-28T15:19:01Z2019-03-28T15:19:01Z2018info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/doctoralThesis118 p.| il., gráfs.application/pdf355759https://repositorio.ufsc.br/handle/123456789/194234engreponame:Repositório Institucional da UFSCinstname:Universidade Federal de Santa Catarina (UFSC)instacron:UFSCinfo:eu-repo/semantics/openAccess2019-03-28T15:19:02Zoai:repositorio.ufsc.br:123456789/194234Repositório InstitucionalPUBhttp://150.162.242.35/oai/requestopendoar:23732019-03-28T15:19:02Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)false
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