Implementação de arquiteturas de pilha UDP/IP em hardware reconfigurável baseado no desempenho de vazão, latência e taxa de perda de quadros
Autor(a) principal: | |
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Data de Publicação: | 2010 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Manancial - Repositório Digital da UFSM |
Texto Completo: | http://repositorio.ufsm.br/handle/1/5355 |
Resumo: | This work presents the implementation of three architectures of UDP/IP network stack in reconfigurable hardware. Also, presents the development of a Tester based on the RFC 2544 methodology and implemented it in FPGA. This Tester was used to obtain the throughput, latency and frame loss rate results. The performance of the project shows, in average, throughput results 89% better in comparison with a network stack implemented in software (PC) and running over a general purpose microprocessor, for frames with 64 bytes. Regarding latency, the project is 389 times lower for frames with 64 bytes and 13 times lower for frames with 1518 bytes, than the PC. On behalf of frame loss rate, the project doesn t loss frames for any frame sizes used during the tests, while the PC has presented a frame loss of almost 98% for frames with 64 bytes. |
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Implementação de arquiteturas de pilha UDP/IP em hardware reconfigurável baseado no desempenho de vazão, latência e taxa de perda de quadrosImplementation of UDP/IP stack architectures in reconfigurable hardware based on throughput, latency and frame loss rate performancePilha de comunicação UDP/IPFPGARFC 2544VazãoLatênciaTaxa de perda de quadrosNetwork UDP/IP stackThroughputLatencyFrame loss rateCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOThis work presents the implementation of three architectures of UDP/IP network stack in reconfigurable hardware. Also, presents the development of a Tester based on the RFC 2544 methodology and implemented it in FPGA. This Tester was used to obtain the throughput, latency and frame loss rate results. The performance of the project shows, in average, throughput results 89% better in comparison with a network stack implemented in software (PC) and running over a general purpose microprocessor, for frames with 64 bytes. Regarding latency, the project is 389 times lower for frames with 64 bytes and 13 times lower for frames with 1518 bytes, than the PC. On behalf of frame loss rate, the project doesn t loss frames for any frame sizes used during the tests, while the PC has presented a frame loss of almost 98% for frames with 64 bytes.Conselho Nacional de Desenvolvimento Científico e TecnológicoEste trabalho apresenta a implementação de três arquiteturas da pilha de comunicação UDP/IP em hardware reconfigurável. Também apresenta o desenvolvimento de um Testador baseado na metodologia da RFC 2544 e implementado em uma placa dotada de dispositivo FPGA. Esse Testador foi utilizado na obtenção dos resultados de vazão, latência e taxa de perda de quadros. O desempenho do projeto apresentou, em média, 89% a mais de vazão, para quadros de 64 bytes, que uma pilha de comunicação implementada em software (PC) e executada sobre um microprocessador de propósito geral. Em termos de latência, o projeto apresentou uma latência 389 vezes menor para quadros de 64 bytes e 13 vezes menor para quadros de 1518 bytes, que o PC. E em relação à taxa de perda de quadros, o projeto não apresentou perda para nenhum dos tamanhos de quadros utilizados durante os testes, enquanto o PC apresentou perda de quase 98% para quadros de 64 bytes.Universidade Federal de Santa MariaBRCiência da ComputaçãoUFSMPrograma de Pós-Graduação em InformáticaMartins, João Baptista dos Santoshttp://lattes.cnpq.br/3158303689784382Silva Junior, Diógenes Cecilio dahttp://lattes.cnpq.br/9682325877004588Nunes, Raul Cerettahttp://lattes.cnpq.br/7947423722511295Medina, Roseclea Duartehttp://lattes.cnpq.br/6560346309368052Herrmann, Fernando Luís2010-08-032010-08-032010-03-11info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfapplication/pdfHERRMANN, Fernando Luís. IMPLEMENTATION OF UDP/IP STACK ARCHITECTURES IN RECONFIGURABLE HARDWARE BASED ON THROUGHPUT, LATENCY AND FRAME LOSS RATE PERFORMANCE. 2010. 109 f. Dissertação (Mestrado em Ciência da Computação) - Universidade Federal de Santa Maria, Santa Maria, 2010.http://repositorio.ufsm.br/handle/1/5355porinfo:eu-repo/semantics/openAccessreponame:Manancial - Repositório Digital da UFSMinstname:Universidade Federal de Santa Maria (UFSM)instacron:UFSM2021-10-21T18:28:26Zoai:repositorio.ufsm.br:1/5355Biblioteca Digital de Teses e Dissertaçõeshttps://repositorio.ufsm.br/ONGhttps://repositorio.ufsm.br/oai/requestatendimento.sib@ufsm.br||tedebc@gmail.comopendoar:2021-10-21T18:28:26Manancial - Repositório Digital da UFSM - Universidade Federal de Santa Maria (UFSM)false |
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This work presents the implementation of three architectures of UDP/IP network stack in reconfigurable hardware. Also, presents the development of a Tester based on the RFC 2544 methodology and implemented it in FPGA. This Tester was used to obtain the throughput, latency and frame loss rate results. The performance of the project shows, in average, throughput results 89% better in comparison with a network stack implemented in software (PC) and running over a general purpose microprocessor, for frames with 64 bytes. Regarding latency, the project is 389 times lower for frames with 64 bytes and 13 times lower for frames with 1518 bytes, than the PC. On behalf of frame loss rate, the project doesn t loss frames for any frame sizes used during the tests, while the PC has presented a frame loss of almost 98% for frames with 64 bytes. |
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