Modelagem e projeto de um divisor de frequências para utilização no PLL de um transceptor ZigBee

Detalhes bibliográficos
Autor(a) principal: Pinto, José Alisson de Albuquerque
Data de Publicação: 2015
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Biblioteca Digital de Monografias da UnB
Texto Completo: http://bdm.unb.br/handle/10483/11478
Resumo: Monografia (graduação)—Universidade de Brasília, Faculdade UnB Gama, Curso de Engenharia Eletrônica, 2015.
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spelling Pinto, José Alisson de AlbuquerqueAmaral, Wellington Avelino doPINTO, José Alisson de Albuquerque. Modelagem e projeto de um divisor de frequências para utilização no PLL de um transceptor ZigBee. 2015. 111 f., il. Monografia (Bacharelado em Engenharia Eletrônica)—Universidade de Brasília, Brasília, 2015.http://bdm.unb.br/handle/10483/11478Monografia (graduação)—Universidade de Brasília, Faculdade UnB Gama, Curso de Engenharia Eletrônica, 2015.Existem diversas aplicações de sistemas wireless e de sensoriamento na indústria que apresentam como requisitos baterias com baixo consumo e longa duração, bem como baixa taxa de transferência de dados e maior simplicidade se comparados com outros padrões disponíveis. Neste contexto, o padrão ZigBee/IEEE 802.15.4 foi desenvolvido para atender este tipo de mercado que necessita de sistemas confiáveis e de baixo consumo. Este trabalho apresenta o projeto em nível de transistor de um divisor de frequências Inteiro-N a ser utilizado num Phase Locked Loop (PLL). Este PLL está inserido num transceptor ZibBee que opera na faixa de frequência entre 2400 - 2475 MHz e possui 16 canais de operação espaçados por um fator de 5 MHz. Durante todo o trabalho será utilizada a metodologia top-down que apresenta fluxos de projeto bem definidos. A modelagem do divisor terá como principal ferramenta a linguagem de descrição de hardware Verilog-MAS que dá suporte a metodologia top-down. Primeiramente foi realizada a pesquisa bibliográfica referente ao PLL, divisor de frequências e levantamento dos parâmetros iniciais deste divisor. Após isso realizou-se a modelagem do divisor, utilizando o Verilog-AMS, focando na análise comportamental e levantamento das funcionalidades do mesmo, bem como o projeto a nível de transistor de todo o divisor. O divisor utiliza a topologia Pulse Swallow Divider que é composta por um prescaler com dois módulos de divisão (N / N + 1), um swallow counter(S) e o contador principal (P). O projeto dos blocos foi realizado utilizando as topologias True Single Phase Clock (TSPC) e Extended True Single Phase Clock (E-TSPC) na tecnologia TSMC (Taiwan Semiconductor Manufacturing Company) 0, 18um. O objetivo geral foi projetar o divisor de frequências para o PLL, desenvolvido com especificações próprias para o protocolo ZigBee. Por fim, este trabalho terá como aplicação a agricultura, mais especificamente o sistema de irrigação onde utiliza-se uma rede de sensores para detectar pontos de baixa umidade, enviar esta informação para a central de processamento por meio de um transceptor ZigBee de baixo consumo, que tem o PLL como um dos principais blocos em sua construção, e tomar as decisões para melhorar a produtividade na lavoura. ______________________________________________________________________________ ABSTRACTThere are many applications of wireless and sensing systems in the present industry that requires battery with low power consumption and long lasting as well as low data transfer rate and greater simplicity when compared with other standards available. The ZigBee/IEEE 802.15.4 standard is designed to address this type of market that needs reliable systems and low consumption. This paper presents the transistor level design of a frequency divider to be used in a Phase Locked Loop (PLL). This PLL is housed in a ZibBee transceiver that operates in the frequency range between 2400 – 2475 MHz and has 16 channels spaced by a factor of 5 MHz. The top-down methodology shall be used, because it provides well defined project streams. The divider will be modeled using the hardware description language VerilogAMS which supports top-down methodology. Initially, it was carried out literature concerning the PLL frequency divider and collection of initial parameters of this divider. After that, the divider modeling was held, using Verilog-AMS, focusing on behavioral analysis and survey of the same features, as well as the transistor level design of the divider. The divider has the topology Pulse Swallow Divider which is comprised of a dual modulus prescaler (N / N + 1), a swallow counter (S) and the main counter (P). The design of the blocks was done using topologies True Single Phase Clock (TSPC) and Extended True Single Phase Clock (E-TSPC) at technology TSMC (Taiwan Semiconductor Manufacturing Company) 0.18 one. The overall goal was to design a frequency divider for the PLL, developed with particular specifications for the ZigBee protocol. Finally, this work has application as agriculture, more specifically in the irrigation system where a network of sensors is used to detect low humidity points, sending this information to the central processing by means of a low-power ZigBee transceiver, having PLL as one of the main blocks in its construction, and make decisions to improve productivity in agriculture.Submitted by Ruthlea Nascimento (ruthlea.nascimento@gmail.com) on 2015-10-29T17:22:41Z No. of bitstreams: 1 2015_JoseAlissondeAlbuquerquePinto.pdf: 2695630 bytes, checksum: 10e27d9a14fbba162b0453e475f1fca3 (MD5)Approved for entry into archive by Luanna Maia(luanna@bce.unb.br) on 2015-11-23T14:20:27Z (GMT) No. of bitstreams: 1 2015_JoseAlissondeAlbuquerquePinto.pdf: 2695630 bytes, checksum: 10e27d9a14fbba162b0453e475f1fca3 (MD5)Made available in DSpace on 2015-11-23T14:20:27Z (GMT). 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