Especulando a arquitetura do processador MIPS para filtros FIR

• Autor(a) principal: Mota, Guilherme Marques da
• Data de Publicação: 2011
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UNIPAMPA
• Texto Completo: http://dspace.unipampa.edu.br:8080/jspui/handle/riu/4631
• topic: CNPQ::ENGENHARIAS; Descrição de hardware; Especulação da arquitetura do conjunto de instruções; Processador MIPS; Filtro FIR; VHDL; Síntese em FPGA; Supressão de voz; Hardware description; ISA speculation; MIPS processor; FIR filter; FPGA synthesis; Voice supression

Neste trabalho é feita uma especulação da arquitetura do processador MIPS usando uma descrição VHDL. Esta especulação tem como alvo um algoritmo de um filtro DSP, mais especificamente, um filtro FIR definido para atenuação das frequências da voz humana em uma música. Para realizar a especulação, é adotada, como referência, uma implementação em VHDL de uma organização MIPS pipeline minimalista do ponto de vista do subconjunto de instruções suportado e sem coprocessadores, obtida em um site de repositórios de projetos de hardware. Partindo do projeto minimalista de referência e do estudo da aplicação, é incluído suporte em hardware para outras instruções complementares. Além da especulação no subconjunto de instruções, o trabalho foca a avaliação de alternativas que supram a ausência do coprocessador de ponto flutuante, tendo em vista que a aplicação necessita a utilização de números do conjunto dos números reais e o processador MIPS adota usualmente ponto flutuante para operações desse conjunto. Em particular, num primeiro momento, é verificada a aplicabilidade, na perspectiva de consumo de ALUTs versus desempenho, da emulação do ponto flutuante através da conversão para aritmética de ponto fixo. Num segundo momento são criados softwares para carregamento dos dados para memória do processador já no formato de ponto fixo e acrescentada uma nova instrução para otimização do processador. Além disso, é usada uma metodologia para validação do processador juntamente ao algoritmo do filtro e um conjunto de experimentos para validação da síntese no FPGA.