TAB2VHDL: um ambiente de síntese lógica para máquinas de estados finitos
Autor(a) principal: | |
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Data de Publicação: | 2002 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Repositório Institucional da UNESP |
Texto Completo: | http://hdl.handle.net/11449/87282 |
Resumo: | Este trabalho apresenta uma nova ferramenta de síntese para projetos de sistemas digitais denominada TAB2VHDL. A partir da descrição em diagrama de transição de estados de uma máquina finita, representada no modelo de Mealy, é gerada uma descrição otimizada do sistema na linguagem de VHDL. Elimina-se dessa forma a tarefa árdua com detalhes de projeto. A TAB2VHDL foi comparada com duas outras ferramentas disponíveis comercialmente. Foram projetados diversos chip-set de códigos de transmissão digital utilizados no setor de telecomunicações. Os resultados comprovaram o desempenho satisfatório com relação ao custo de implementação, ao tempo de execução e uso de memória. |
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TAB2VHDL: um ambiente de síntese lógica para máquinas de estados finitosCircuitos integrados - Simulação por computadorCircuitos integrados digitaisVHDL (Linguagem descritiva de hardware)C (Linguagem de programação de computador)Telecomunicações - Processamento de mensagensFPGAFSMVHDLHDLLogic SynthesisEste trabalho apresenta uma nova ferramenta de síntese para projetos de sistemas digitais denominada TAB2VHDL. A partir da descrição em diagrama de transição de estados de uma máquina finita, representada no modelo de Mealy, é gerada uma descrição otimizada do sistema na linguagem de VHDL. Elimina-se dessa forma a tarefa árdua com detalhes de projeto. A TAB2VHDL foi comparada com duas outras ferramentas disponíveis comercialmente. Foram projetados diversos chip-set de códigos de transmissão digital utilizados no setor de telecomunicações. Os resultados comprovaram o desempenho satisfatório com relação ao custo de implementação, ao tempo de execução e uso de memória.This paper presents a new synthesis tool for digital system projects called TAB2VHDL. From the description in states transition diagram of a finite machine, represented in Mealy's model, an optimized system description in VHDL language is generated. Therefore, it is eliminated an arduous task with project details. The TAB2VHDL was compared with two other available commercial tools. It was projected a sort of chip-set digital transmission codes, used in telecommunication sector. The results proved the satisfactory performance related to the implementation cost, to the time of execution and memory use.Universidade Estadual Paulista (Unesp)Silva, Alexandre César Rodrigues da [UNESP]Universidade Estadual Paulista (Unesp)Tancredo, Leandro de Oliveira [UNESP]2014-06-11T19:22:36Z2014-06-11T19:22:36Z2002-09-19info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisxiii, 122 f. : il.application/pdfTANCREDO, Leandro de Oliveira. TAB2VHDL: um ambiente de síntese lógica para máquinas de estados finitos. 2002. xiii, 122 f. Dissertação (mestrado) - Universidade Estadual Paulista, Faculdade de Engenharia de Ilha Solteira, 2002.http://hdl.handle.net/11449/87282000186161tancredo_lo_me_ilha.pdf33004099080P0Alephreponame:Repositório Institucional da UNESPinstname:Universidade Estadual Paulista (UNESP)instacron:UNESPporinfo:eu-repo/semantics/openAccess2024-08-05T17:42:56Zoai:repositorio.unesp.br:11449/87282Repositório InstitucionalPUBhttp://repositorio.unesp.br/oai/requestopendoar:29462024-08-05T17:42:56Repositório Institucional da UNESP - Universidade Estadual Paulista (UNESP)false |
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