Leakage current modeling in sub-micrometer CMOS complex gates

Detalhes bibliográficos
Autor(a) principal: Butzen, Paulo Francisco
Data de Publicação: 2007
Tipo de documento: Dissertação
Idioma: eng
Título da fonte: Biblioteca Digital de Teses e Dissertações da UFRGS
Texto Completo: http://hdl.handle.net/10183/14903
Resumo: Para manter o desempenho a uma tensão de alimentação reduzida, a tensão de threshold e as dimensões dos transistores têm sido reduzidas por décadas. A miniaturização do transistor para tecnologias sub-100nm resulta em um expressivo incremento nas correntes de fuga, tornando-as parte significativa da potencia total, alcançando em muitos casos 30-50% de toda a potencia dissipada em condições normais de operação. Por estas condições, correntes estáticas em células CMOS representam um importante desafio em tecnologias nanométricas, tornando-se um fator crítico no design de circuitos de baixa potência. Isto significa que dissipação de potência estática deve ser considerada o quanto antes no fluxo de projetos de circuitos integrados. Esta tese revisa os principais mecanismos de fuga e algumas técnicas de redução. Também é apresentado um modelo de estimativa rápida da corrente de subthreshold em células lógicas CMOS série - paralelo. Este método é baseado em associações de condutividade elétrica série – paralelo de transistores. Ao combinar com o modelo de estimativa da corrente de fuga de gate baseada nas condições estáticas dos transistores é possível fornecer uma melhor predição da corrente de fuga total em redes de transistores. O modelo de estimativa anterior é rápido porem seu foco não esta na precisão. Um novo e preciso modelo para corrente de fuga de subthreshold e de gate é também apresentado baseado em modelos analíticos simplificados das correntes de fuga. Ao contrario do modelo anterior que era destinado a redes de transistores serie – paralelo, o novo método avalia as correntes de fuga em rede de transistores complexas. A presença de transistores conduzindo em redes de transistores não conduzindo, ignorados em trabalhos anteriores, é também avaliado no trabalho proposto. O novo modelo de corrente de fuga foi validado através de simulações elétricas, considerando processos CMOS 130nm e 90nm, com boa correlação dos resultados, demonstrando a precisão do modelo.
id URGS_239bfcc7973b10dba9dbc3fe1b17fd6a
oai_identifier_str oai:www.lume.ufrgs.br:10183/14903
network_acronym_str URGS
network_name_str Biblioteca Digital de Teses e Dissertações da UFRGS
repository_id_str 1853
spelling Butzen, Paulo FranciscoRibas, Renato Perez2008-12-24T04:13:05Z2007http://hdl.handle.net/10183/14903000670559Para manter o desempenho a uma tensão de alimentação reduzida, a tensão de threshold e as dimensões dos transistores têm sido reduzidas por décadas. A miniaturização do transistor para tecnologias sub-100nm resulta em um expressivo incremento nas correntes de fuga, tornando-as parte significativa da potencia total, alcançando em muitos casos 30-50% de toda a potencia dissipada em condições normais de operação. Por estas condições, correntes estáticas em células CMOS representam um importante desafio em tecnologias nanométricas, tornando-se um fator crítico no design de circuitos de baixa potência. Isto significa que dissipação de potência estática deve ser considerada o quanto antes no fluxo de projetos de circuitos integrados. Esta tese revisa os principais mecanismos de fuga e algumas técnicas de redução. Também é apresentado um modelo de estimativa rápida da corrente de subthreshold em células lógicas CMOS série - paralelo. Este método é baseado em associações de condutividade elétrica série – paralelo de transistores. Ao combinar com o modelo de estimativa da corrente de fuga de gate baseada nas condições estáticas dos transistores é possível fornecer uma melhor predição da corrente de fuga total em redes de transistores. O modelo de estimativa anterior é rápido porem seu foco não esta na precisão. Um novo e preciso modelo para corrente de fuga de subthreshold e de gate é também apresentado baseado em modelos analíticos simplificados das correntes de fuga. Ao contrario do modelo anterior que era destinado a redes de transistores serie – paralelo, o novo método avalia as correntes de fuga em rede de transistores complexas. A presença de transistores conduzindo em redes de transistores não conduzindo, ignorados em trabalhos anteriores, é também avaliado no trabalho proposto. O novo modelo de corrente de fuga foi validado através de simulações elétricas, considerando processos CMOS 130nm e 90nm, com boa correlação dos resultados, demonstrando a precisão do modelo.To maintain performance at reduced power supply voltage, transistor threshold voltages and dimensions have been scaled down for decades. Scaling transistor into the sub-100nm technologies has resulted in a dramatic increase in leakage currents, which have become a significant portion of the total power consumption in scaled technologies, in many case achieving 30-50% of the overall power consumption under nominal operating conditions. For this condition, standby currents in CMOS logic gates represent an important challenge in nanometer technologies, leakage dissipation being a critical factor in low-power design. It means the static power dissipation should be considered as soon as possible in the integrated circuit design flow. This thesis reviews the major leakage current mechanisms and several reduction techniques. It presents the development of a straightforward method for very fast estimation of subthreshold current in CMOS series-parallel logic gates. This estimation method is based on electrical conductivity association of series-parallel transistor arrangements. Combined with a gate oxide leakage model based on transistor bias condition, it is possible to provide a better prediction of total leakage consumption in transistor networks. The previous estimation method is fast but it is not focused on accuracy. A new accurate subthreshold and gate leakage current estimation method is also developed based on simplified analytical leakage currents models. Instead of previous works focused on series-parallel device arrangements, this method evaluates the leakage in general transistor networks. The presence of on-switches in off-networks, ignored by previous works, is also considered in the proposed static current analysis. The new leakage model has been validated through electrical simulations, taking into account a 130nm and 90nm CMOS technology, with good correlation of the results, demonstrating the model accuracy.application/pdfengCmosMicroeletrônicaLeakage currentLow power circuitsCMOSLeakage current modeling in sub-micrometer CMOS complex gatesModelagem de corrente de fugas em portas lógicas CMOS submicrométricas info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisUniversidade Federal do Rio Grande do SulInstituto de InformáticaPrograma de Pós-Graduação em ComputaçãoPorto Alegre, BR-RS2007mestradoinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSORIGINAL000670559.pdf000670559.pdfTexto completo (inglês)application/pdf2941927http://www.lume.ufrgs.br/bitstream/10183/14903/1/000670559.pdf957b45b60031bb6439397e87ceaac461MD51TEXT000670559.pdf.txt000670559.pdf.txtExtracted Texttext/plain132392http://www.lume.ufrgs.br/bitstream/10183/14903/2/000670559.pdf.txta3825dd71ff6a07e15f6ca632dccc766MD52THUMBNAIL000670559.pdf.jpg000670559.pdf.jpgGenerated Thumbnailimage/jpeg1026http://www.lume.ufrgs.br/bitstream/10183/14903/3/000670559.pdf.jpg0d31e28d1a8eda54744d01edd92e2777MD5310183/149032021-05-26 04:31:03.463486oai:www.lume.ufrgs.br:10183/14903Biblioteca Digital de Teses e Dissertaçõeshttps://lume.ufrgs.br/handle/10183/2PUBhttps://lume.ufrgs.br/oai/requestlume@ufrgs.br||lume@ufrgs.bropendoar:18532021-05-26T07:31:03Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false
dc.title.pt_BR.fl_str_mv Leakage current modeling in sub-micrometer CMOS complex gates
dc.title.alternative.pt.fl_str_mv Modelagem de corrente de fugas em portas lógicas CMOS submicrométricas
title Leakage current modeling in sub-micrometer CMOS complex gates
spellingShingle Leakage current modeling in sub-micrometer CMOS complex gates
Butzen, Paulo Francisco
Cmos
Microeletrônica
Leakage current
Low power circuits
CMOS
title_short Leakage current modeling in sub-micrometer CMOS complex gates
title_full Leakage current modeling in sub-micrometer CMOS complex gates
title_fullStr Leakage current modeling in sub-micrometer CMOS complex gates
title_full_unstemmed Leakage current modeling in sub-micrometer CMOS complex gates
title_sort Leakage current modeling in sub-micrometer CMOS complex gates
author Butzen, Paulo Francisco
author_facet Butzen, Paulo Francisco
author_role author
dc.contributor.author.fl_str_mv Butzen, Paulo Francisco
dc.contributor.advisor1.fl_str_mv Ribas, Renato Perez
contributor_str_mv Ribas, Renato Perez
dc.subject.por.fl_str_mv Cmos
Microeletrônica
topic Cmos
Microeletrônica
Leakage current
Low power circuits
CMOS
dc.subject.eng.fl_str_mv Leakage current
Low power circuits
CMOS
description Para manter o desempenho a uma tensão de alimentação reduzida, a tensão de threshold e as dimensões dos transistores têm sido reduzidas por décadas. A miniaturização do transistor para tecnologias sub-100nm resulta em um expressivo incremento nas correntes de fuga, tornando-as parte significativa da potencia total, alcançando em muitos casos 30-50% de toda a potencia dissipada em condições normais de operação. Por estas condições, correntes estáticas em células CMOS representam um importante desafio em tecnologias nanométricas, tornando-se um fator crítico no design de circuitos de baixa potência. Isto significa que dissipação de potência estática deve ser considerada o quanto antes no fluxo de projetos de circuitos integrados. Esta tese revisa os principais mecanismos de fuga e algumas técnicas de redução. Também é apresentado um modelo de estimativa rápida da corrente de subthreshold em células lógicas CMOS série - paralelo. Este método é baseado em associações de condutividade elétrica série – paralelo de transistores. Ao combinar com o modelo de estimativa da corrente de fuga de gate baseada nas condições estáticas dos transistores é possível fornecer uma melhor predição da corrente de fuga total em redes de transistores. O modelo de estimativa anterior é rápido porem seu foco não esta na precisão. Um novo e preciso modelo para corrente de fuga de subthreshold e de gate é também apresentado baseado em modelos analíticos simplificados das correntes de fuga. Ao contrario do modelo anterior que era destinado a redes de transistores serie – paralelo, o novo método avalia as correntes de fuga em rede de transistores complexas. A presença de transistores conduzindo em redes de transistores não conduzindo, ignorados em trabalhos anteriores, é também avaliado no trabalho proposto. O novo modelo de corrente de fuga foi validado através de simulações elétricas, considerando processos CMOS 130nm e 90nm, com boa correlação dos resultados, demonstrando a precisão do modelo.
publishDate 2007
dc.date.issued.fl_str_mv 2007
dc.date.accessioned.fl_str_mv 2008-12-24T04:13:05Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://hdl.handle.net/10183/14903
dc.identifier.nrb.pt_BR.fl_str_mv 000670559
url http://hdl.handle.net/10183/14903
identifier_str_mv 000670559
dc.language.iso.fl_str_mv eng
language eng
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:Biblioteca Digital de Teses e Dissertações da UFRGS
instname:Universidade Federal do Rio Grande do Sul (UFRGS)
instacron:UFRGS
instname_str Universidade Federal do Rio Grande do Sul (UFRGS)
instacron_str UFRGS
institution UFRGS
reponame_str Biblioteca Digital de Teses e Dissertações da UFRGS
collection Biblioteca Digital de Teses e Dissertações da UFRGS
bitstream.url.fl_str_mv http://www.lume.ufrgs.br/bitstream/10183/14903/1/000670559.pdf
http://www.lume.ufrgs.br/bitstream/10183/14903/2/000670559.pdf.txt
http://www.lume.ufrgs.br/bitstream/10183/14903/3/000670559.pdf.jpg
bitstream.checksum.fl_str_mv 957b45b60031bb6439397e87ceaac461
a3825dd71ff6a07e15f6ca632dccc766
0d31e28d1a8eda54744d01edd92e2777
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)
repository.mail.fl_str_mv lume@ufrgs.br||lume@ufrgs.br
_version_ 1810085136694247424