Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware

Detalhes bibliográficos
Autor(a) principal: Bombacini, Marcos Roberto
Data de Publicação: 1999
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da USP
Texto Completo: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06032018-163303/
Resumo: Este trabalho consiste no desenvolvimento de uma unidade de controle, cuja função é gerenciar vários elementos de processamento que compõem uma arquitetura computacional classificada como arranjo sistólico, com o propósito de solucionar problemas que envolvam sistemas lineares. A partir de uma formulação matemática de alto nível de abstração, estabeleceu-se uma sequência de operações que possibilitou a codificação do modelo matemático em linguagem VHDL. Foram empregadas metodologias e ferramentas avançadas para o projeto de hardware que aceleraram o ciclo de desenvolvimento do projeto, e para a implementação utilizaram-se dispositivos reprogramáveis FPGAs (Field Programmable Gate Arrays). São apresentados resultados numéricos na forma de diagrama de tempo que evidencia o sincronismo da técnica de Pipeline, indicando que a abordagem e a metodologia adotada é viável e eficiente para a solução do problema.
id USP_1a435dd4e4147666fcc7e651c460f8b2
oai_identifier_str oai:teses.usp.br:tde-06032018-163303
network_acronym_str USP
network_name_str Biblioteca Digital de Teses e Dissertações da USP
repository_id_str 2721
spelling Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de HardwareNot availableNão disponívelNot availableEste trabalho consiste no desenvolvimento de uma unidade de controle, cuja função é gerenciar vários elementos de processamento que compõem uma arquitetura computacional classificada como arranjo sistólico, com o propósito de solucionar problemas que envolvam sistemas lineares. A partir de uma formulação matemática de alto nível de abstração, estabeleceu-se uma sequência de operações que possibilitou a codificação do modelo matemático em linguagem VHDL. Foram empregadas metodologias e ferramentas avançadas para o projeto de hardware que aceleraram o ciclo de desenvolvimento do projeto, e para a implementação utilizaram-se dispositivos reprogramáveis FPGAs (Field Programmable Gate Arrays). São apresentados resultados numéricos na forma de diagrama de tempo que evidencia o sincronismo da técnica de Pipeline, indicando que a abordagem e a metodologia adotada é viável e eficiente para a solução do problema.This work presents the development of a unit controller for a computer arquitecture composed of processing elements, which are connected in a ring topology, implementing a systolic array. It has the purpose of solving linear systems using an iterative solution technique. The unit controller was built based on a mathematical formulation which allowed the translation of the mathematical model into a VHDL language. Advanced methodologies and tools for hardware project were employed to accelerate the product development cycle and to implement reprogrammable devices on FPGAs (Field Programmable (iate Arrays). Numerical results are presented using timing diagrams that verify the synchronization of the Pipeline technique showing the feasibility and efficiency of the approach employed and the methodology used for solving the problem.Biblioteca Digitais de Teses e Dissertações da USPMarques, EduardoBombacini, Marcos Roberto1999-09-09info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfhttp://www.teses.usp.br/teses/disponiveis/55/55134/tde-06032018-163303/reponame:Biblioteca Digital de Teses e Dissertações da USPinstname:Universidade de São Paulo (USP)instacron:USPLiberar o conteúdo para acesso público.info:eu-repo/semantics/openAccesspor2018-07-19T20:50:39Zoai:teses.usp.br:tde-06032018-163303Biblioteca Digital de Teses e Dissertaçõeshttp://www.teses.usp.br/PUBhttp://www.teses.usp.br/cgi-bin/mtd2br.plvirginia@if.usp.br|| atendimento@aguia.usp.br||virginia@if.usp.bropendoar:27212018-07-19T20:50:39Biblioteca Digital de Teses e Dissertações da USP - Universidade de São Paulo (USP)false
dc.title.none.fl_str_mv Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
Not available
title Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
spellingShingle Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
Bombacini, Marcos Roberto
Não disponível
Not available
title_short Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
title_full Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
title_fullStr Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
title_full_unstemmed Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
title_sort Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
author Bombacini, Marcos Roberto
author_facet Bombacini, Marcos Roberto
author_role author
dc.contributor.none.fl_str_mv Marques, Eduardo
dc.contributor.author.fl_str_mv Bombacini, Marcos Roberto
dc.subject.por.fl_str_mv Não disponível
Not available
topic Não disponível
Not available
description Este trabalho consiste no desenvolvimento de uma unidade de controle, cuja função é gerenciar vários elementos de processamento que compõem uma arquitetura computacional classificada como arranjo sistólico, com o propósito de solucionar problemas que envolvam sistemas lineares. A partir de uma formulação matemática de alto nível de abstração, estabeleceu-se uma sequência de operações que possibilitou a codificação do modelo matemático em linguagem VHDL. Foram empregadas metodologias e ferramentas avançadas para o projeto de hardware que aceleraram o ciclo de desenvolvimento do projeto, e para a implementação utilizaram-se dispositivos reprogramáveis FPGAs (Field Programmable Gate Arrays). São apresentados resultados numéricos na forma de diagrama de tempo que evidencia o sincronismo da técnica de Pipeline, indicando que a abordagem e a metodologia adotada é viável e eficiente para a solução do problema.
publishDate 1999
dc.date.none.fl_str_mv 1999-09-09
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06032018-163303/
url http://www.teses.usp.br/teses/disponiveis/55/55134/tde-06032018-163303/
dc.language.iso.fl_str_mv por
language por
dc.relation.none.fl_str_mv
dc.rights.driver.fl_str_mv Liberar o conteúdo para acesso público.
info:eu-repo/semantics/openAccess
rights_invalid_str_mv Liberar o conteúdo para acesso público.
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.coverage.none.fl_str_mv
dc.publisher.none.fl_str_mv Biblioteca Digitais de Teses e Dissertações da USP
publisher.none.fl_str_mv Biblioteca Digitais de Teses e Dissertações da USP
dc.source.none.fl_str_mv
reponame:Biblioteca Digital de Teses e Dissertações da USP
instname:Universidade de São Paulo (USP)
instacron:USP
instname_str Universidade de São Paulo (USP)
instacron_str USP
institution USP
reponame_str Biblioteca Digital de Teses e Dissertações da USP
collection Biblioteca Digital de Teses e Dissertações da USP
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações da USP - Universidade de São Paulo (USP)
repository.mail.fl_str_mv virginia@if.usp.br|| atendimento@aguia.usp.br||virginia@if.usp.br
_version_ 1815256761849872384

Registros relacionados