Regulador linear de tensão de baixa queda projetado com Line-TFETs.

• Autor(a) principal: Silva, Wenita de Lima
• Data de Publicação: 2024
• Tipo de documento: Dissertação
• Idioma: por
• Título da fonte: Biblioteca Digital de Teses e Dissertações da USP
• Texto Completo: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-28052024-091329/
• topic: Circuitos analógicos; Integrated analog circuits; Line TFET; Line-TFET; Linear regulator; Regulador de tensão linear; TFET; Verilog-A

Sistemas de gerenciamento de potência contam com reguladores lineares de tensão de baixa queda (LDO) que devem apresentar alta eficiência. Este trabalho tem como objetivo projetar o LDO utilizando o Line-TFET (Transistor de tunelamento em linha por efeito de campo: Line-Tunel-FET) explorando suas métricas de desempenho como regulação de carga, regulação de linha e eficiência entre outras. O modelo do dispositivo foi implementado através de medidas experimentais inseridas em tabelas de pesquisa (lookup tables-LUT) e codificadas na linguagem de descrição de hardware Verilog-A, evitando a falta de precisão dos modelos analíticos. Os LDO Line- TFETs foram analisados e comparados com outras três tecnologias (TFETs em nanofios, CMOS de 180 nm da TSMC e CMOS de 130 nm da IBM). Em todos os projetos o LDO Line-TFET apresentou desempenho superior aos projetos com nanofios-TFET (Nano-Wire TFET ou NW-TFET) à exceção da eficiência. Quando comparado às tecnologias CMOS, os LDO Line-TFET apresentaram melhores resultados, a exemplo das regulações de carga e de linha, devido ao seu alto ganho de tensão. O produto ganho-largura de banda (GBW) teve resultados inferiores para correntes de carga em torno dos miliampéres, mas para correntes de cargas por volta das dezenas até a centena de microampéres mostrou uma resposta em frequência comparável. Este trabalho também propôs a melhoria da resposta em frequência do LDO projetado com Line-TFET inserindo mais um estágio de amplificação ao amplificador de erro, obtendo-se um GBW de cerca de 1,5 MHz comparado com 177,61 kHz do projeto sem estágio adicional. Para gm/ID de 7 V-1 o LDO Line-TFET apresentou eficiência de 91%, GBW de 177,61 kHz e regulação de carga e de linha de 4,6 V/A e 1,9 mV/V, respectivamente. Com gm/ID de 9,6 V-1 e máxima corrente de carga de 1 mA. O LDO Line-TFET apresentou regulações de carga e de linha de 0,003 V/A e 0,01 mV/V, aproximadamente, com GBW de 1,5 MHz. Transistores apresentam variabilidade nos parâmetros de processo. Esse fato leva a flutuações nos parâmetros de projeto, por exemplo, o ganho de tensão de um transistor. Devido à importância desse tema, esse estudo também apresenta uma análise simples de variabilidade dos dispositivos Line-TFETs, onde cinco dispositivos foram medidos e modelados da mesma forma descrita anteriormente e, por fim, foram empregados em circuitos LDO. Observou-se que os LDO Line-TFETs sofrem significativamente de variabilidade, pois o Line-TFET possui maior sensibilidade aos seus parâmetros de processo, principalmente o alinhamento porta-fonte e a fabricação da região de pocket. O Line- TFET mostrou-se promissor para o emprego em LDO por apresentar alta eficiência, devido ao baixo consumo de corrente, alto ganho de tensão e poder entregar corrente de carga compatível com aplicações reais. Em termos de GBW, mostrou-se que pode haver melhoria dessa métrica de desempenho a partir de um aumento no consumo de corrente do projeto. Em termos de área, os projetos com Line-TFET se mostram superiores aos projetos com NW-TFET.