A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low Latency

Detalhes bibliográficos
Autor(a) principal: Oliveira, Caio César Soares
Data de Publicação: 2022
Tipo de documento: Dissertação
Idioma: eng
Título da fonte: Biblioteca Digital de Teses e Dissertações da USP
Texto Completo: https://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/
Resumo: High-Frequency Trading (HFT) systems require high computational performance for real-time trading and data analysis. The FAST protocol, an extension of the FIX protocol, is one of the main patterns adopted by these systems. This work implements an open-source component in FPGA-based hardware to decode financial messages and output the necessary tags for order book updates. The component implements the FAST and FIX protocols versions adopted by the B3 Brazilian stock exchange. The proposed hardware decodes messages with an average latency of 0.72us, and average throughput of 1.4 millions FAST messages per second, representing a reduction of two orders of magnitude compared to the same implementation executed in a software processo.
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spelling A FAST Hardware Decoder Optimized for Template Features to Obtain Order Book Data in Low LatencyUm Decodificador FAST em Hardware Otimizado de Acordo com o Template para Obter Dados do Livro de Ofertas em Baixa LatênciaDecodificador FIX/FASTFIX/FAST DecoderFPGAFPGAHFTHFTHigh-Frequency Trading (HFT) systems require high computational performance for real-time trading and data analysis. The FAST protocol, an extension of the FIX protocol, is one of the main patterns adopted by these systems. This work implements an open-source component in FPGA-based hardware to decode financial messages and output the necessary tags for order book updates. The component implements the FAST and FIX protocols versions adopted by the B3 Brazilian stock exchange. The proposed hardware decodes messages with an average latency of 0.72us, and average throughput of 1.4 millions FAST messages per second, representing a reduction of two orders of magnitude compared to the same implementation executed in a software processo.Os sistemas do tipo High Frequency Trading (HFT) exigem alto desempenho computacional para negociação em tempo real e para análise de dados. O protocolo FAST, uma extensão do protocolo FIX, é um dos principais padrões adotado por esses sistemas. Este trabalho implementa um componente open source em hardware baseado em FPGA para decodificar mensagens financeiras e emitir as tags necessárias para atualização do livro de ofertas. O componente implementa as versões dos protocolos FAST e FIX adotados pela bolsa brasileira B3. O hardware proposto decodifica mensagens com latência média de 0.72us, e throughput médio de 1.4 milhões de mensagens FAST por segundo, representando uma redução de duas ordens de magnitude em comparação com a mesma implementação executada em processador de software.Biblioteca Digitais de Teses e Dissertações da USPBonato, VanderleiOliveira, Caio César Soares2022-05-18info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfhttps://www.teses.usp.br/teses/disponiveis/55/55134/tde-27072022-085504/reponame:Biblioteca Digital de Teses e Dissertações da USPinstname:Universidade de São Paulo (USP)instacron:USPLiberar o conteúdo para acesso público.info:eu-repo/semantics/openAccesseng2022-07-27T11:59:41Zoai:teses.usp.br:tde-27072022-085504Biblioteca Digital de Teses e Dissertaçõeshttp://www.teses.usp.br/PUBhttp://www.teses.usp.br/cgi-bin/mtd2br.plvirginia@if.usp.br|| atendimento@aguia.usp.br||virginia@if.usp.bropendoar:27212022-07-27T11:59:41Biblioteca Digital de Teses e Dissertações da USP - Universidade de São Paulo (USP)false
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