Acelerador de hardware em FPGA para infer?ncia em redes neurais artificiais

• Autor(a) principal: Sousa, Victor Herbert Ferreira de
• Data de Publicação: 2023
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional do IFPB
• Texto Completo: http://repositorio.ifpb.edu.br/jspui/handle/177683/2832
• topic: Redes neurais; Sistemas digitais; Hardware digital

A era da inform??o traz uma s?rie de novas demandas: aumento no poder computacional bruto, computa??o ub?qua e intelig?ncia artificial s?o alguns exemplos. A melhoria de desempenho ? alcan?ada por meio de otimiza??es de hardware para problemas espec?ficos. E nesse sentido que o presente trabalho visa construir um acelerador de hardware para o algoritmo de infer?ncia em redes neurais artificiais. A arquitetura ? customiz?vel em par?metros como n?mero de n?cleos de processamento, onde vari?veis de customiza??o podem ser facilmente modificados em tempo de s?ntese alterando os par?metros definidos com uso da linguagem de descri??o de hardware SystemVerilog. O acelerador possui mem?rias internas que possibilitam salvar pesos sin?pticos, entradas, sa?das e dimens?es das camadas das rede que podem ser escritas por um dispositivo mapeado de mem?ria. As fun??es de ativa??o podem ser escolhidas dentre tr?s implementadas em hardware e quatro por aproxima??o linear em LUT, que podem ser programadas em tempo de execu??oo. O design possui tr?s est?gios de pipeline e data forwarding. A arquitetura foi submetida a testes de simula??o e acur?cia em compara??o com um modelo padr?o e foi verificada com m?tricas de cobertura de c?digo. Uma an?lise sobre a performance em ciclos de clock e frequ?ncia m?xima para uma tecnologia de refer?ncia tamb?em foram disponibilizadas. O trabalho termina com sugest?es de melhorias n?o executadas, em especial para implementa??o do algoritmo de treinamento por gradiente descendente, com poucas modifica??es na arquitetura.