Uma arquitetura de um coprocessador criptográfico para o algoritmo Advanced Encryption Standard.
Autor(a) principal: | |
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Data de Publicação: | 2002 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Biblioteca Digital de Teses e Dissertações do ITA |
Texto Completo: | http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2484 |
Resumo: | O processo de seleção de um novo padrão para criptografia de dados promovido pelo governo norte-americano, denominado Advanced Encryption Standard - AES, resultou na escolha do algoritmo Rijndael. Este cifrador trabalha com blocos de 128 bits e chave criptográfica de 128, 192 ou 256 bits. Espera-se que este novo padrão seja amplamente adotado pela iniciativa privada, substituindo o Data Encryption Standard - DES - a médio prazo. Neste trabalho é proposta uma arquitetura de um coprocessador dedicado para executar as funções de cifragem e decifragem de acordo com a norma AES, com chave criptográfica de 128 bits. O circuito foi implementado em um dispositivo lógico reconfigurável do tipo Field Programmable Gate Array - FPGA. A arquitetura proposta foi projetada com a finalidade de reduzir a quantidade de recursos utilizados, de forma a ser implementada em um dispositivo de média densidade e baixo custo. Para a etapa de síntese foi utilizado um dispositivo Altera ACEX 1K50. O circuito sintetizado utiliza 1984 elementos lógicos e 6 blocos de memória embarcada, atingindo uma taxa de cifragem estimada de 91,8 megabits por segundo. O funcionamento do coprocessador foi comprovado através de teste funcional, utilizando os vetores de teste fornecidos pela norma. |
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Uma arquitetura de um coprocessador criptográfico para o algoritmo Advanced Encryption Standard.CriptografiaSegurança da informação de computadoresCriptologiaVHDL (linguagem de programação)Circuitos digitaisSistemas digitaisArquitetura (computadores)Programação lógicaComputaçãoEngenharia eletrônicaO processo de seleção de um novo padrão para criptografia de dados promovido pelo governo norte-americano, denominado Advanced Encryption Standard - AES, resultou na escolha do algoritmo Rijndael. Este cifrador trabalha com blocos de 128 bits e chave criptográfica de 128, 192 ou 256 bits. Espera-se que este novo padrão seja amplamente adotado pela iniciativa privada, substituindo o Data Encryption Standard - DES - a médio prazo. Neste trabalho é proposta uma arquitetura de um coprocessador dedicado para executar as funções de cifragem e decifragem de acordo com a norma AES, com chave criptográfica de 128 bits. O circuito foi implementado em um dispositivo lógico reconfigurável do tipo Field Programmable Gate Array - FPGA. A arquitetura proposta foi projetada com a finalidade de reduzir a quantidade de recursos utilizados, de forma a ser implementada em um dispositivo de média densidade e baixo custo. Para a etapa de síntese foi utilizado um dispositivo Altera ACEX 1K50. O circuito sintetizado utiliza 1984 elementos lógicos e 6 blocos de memória embarcada, atingindo uma taxa de cifragem estimada de 91,8 megabits por segundo. O funcionamento do coprocessador foi comprovado através de teste funcional, utilizando os vetores de teste fornecidos pela norma. Instituto Tecnológico de AeronáuticaRoberto D'AmoreAnderson Cattelan Zigiotto2002-00-00info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesishttp://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2484reponame:Biblioteca Digital de Teses e Dissertações do ITAinstname:Instituto Tecnológico de Aeronáuticainstacron:ITAporinfo:eu-repo/semantics/openAccessapplication/pdf2019-02-02T14:04:48Zoai:agregador.ibict.br.BDTD_ITA:oai:ita.br:2484http://oai.bdtd.ibict.br/requestopendoar:null2020-05-28 19:39:16.74Biblioteca Digital de Teses e Dissertações do ITA - Instituto Tecnológico de Aeronáuticatrue |
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O processo de seleção de um novo padrão para criptografia de dados promovido pelo governo norte-americano, denominado Advanced Encryption Standard - AES, resultou na escolha do algoritmo Rijndael. Este cifrador trabalha com blocos de 128 bits e chave criptográfica de 128, 192 ou 256 bits. Espera-se que este novo padrão seja amplamente adotado pela iniciativa privada, substituindo o Data Encryption Standard - DES - a médio prazo. Neste trabalho é proposta uma arquitetura de um coprocessador dedicado para executar as funções de cifragem e decifragem de acordo com a norma AES, com chave criptográfica de 128 bits. O circuito foi implementado em um dispositivo lógico reconfigurável do tipo Field Programmable Gate Array - FPGA. A arquitetura proposta foi projetada com a finalidade de reduzir a quantidade de recursos utilizados, de forma a ser implementada em um dispositivo de média densidade e baixo custo. Para a etapa de síntese foi utilizado um dispositivo Altera ACEX 1K50. O circuito sintetizado utiliza 1984 elementos lógicos e 6 blocos de memória embarcada, atingindo uma taxa de cifragem estimada de 91,8 megabits por segundo. O funcionamento do coprocessador foi comprovado através de teste funcional, utilizando os vetores de teste fornecidos pela norma. |
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