Ambiente de verificação funcional de um IP-core em UVM.

• Autor(a) principal: CARVALHO, Henry de Lima.
• Data de Publicação: 2018
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Biblioteca Digital de Teses e Dissertações da UFCG
• Texto Completo: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18874
• topic: Verificação funcional; UVM; Universal Verification Methodology - UVM; Testbench; IP-Core; Fluxo de hardware; Register Transfer Level - RTL; Transaction Level Modeling - TLM; Functional verification; Universal Verification Methodology - UVM; Hardware flow; Engenharia Elétrica.

A verificação funcional é uma etapa fundamental no projeto e concepção de um bloco de circuito integrado digital dedicado, também conhecido como IP-Core, impedindo que falhas e erros de implementação cheguem ao design físico e atinjam o consumidor final, comprometendo o correto funcionamento do componente. UVM é uma metodologia composta de uma biblioteca de classes em SystemVerilog que permite a modelagem de um ambiente de testes a nível de transações possibilitando o reuso em diversos IP’s. Por se tratar de uma metodologia bastante consolidada e amplamente utilizada tanto no âmbito profissional como acadêmico, foram descritos de forma sistemática os procedimentos de implementação de um ambiente voltado para a verificação funcional de um IP genérico em UVM, demonstrando sua funcionalidade.