Design FPGA e Verificação UVM

Detalhes bibliográficos
Autor(a) principal: Ribeiro, Eduardo Tomasi
Data de Publicação: 2019
Tipo de documento: Trabalho de conclusão de curso
Idioma: fra
Título da fonte: Repositório Institucional da UFSC
Texto Completo: https://repositorio.ufsc.br/handle/123456789/217999
Resumo: TCC(graduação) - Universidade Federal de Santa Catarina. Centro Tecnológico. Engenharia de Controle e Automação.
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spelling Universidade Federal de Santa CatarinaRibeiro, Eduardo TomasiMancini, Stephane2020-12-02T18:00:13Z2020-12-02T18:00:13Z2019-09-03https://repositorio.ufsc.br/handle/123456789/217999TCC(graduação) - Universidade Federal de Santa Catarina. Centro Tecnológico. Engenharia de Controle e Automação.A fim de permitir seus novos engenheiros de serem rapidamente operacionais em suas missões, a Elsys Design criou uma plataforma servindo de ferramenta para autoformação. Recentemente, essa plataforma foi promovida para sua valorizar a parceria da empresa com a ARM. A sociedade utiliza essa formação interna para seus engenheiros e, potencialmente, seus clients. Ela é destinada aos engenheiros em microeletrônica que desejam adquirir novas competência em integração de sistemas digitais e/ou sua verificação. Neste contexto, os objetivos do estágio são de utilizar essa plataforma, contribuir com a sua melhoria e responder às necessidades da empresa em desenvolvimento baseado em uma plataforma e fazer sua verificação. Durante o estágio, foram definidas os seguintes objetivos: a integração de um IP (Intelectual Property) existente com uma arquitetura baseada em um processador ARM Cortex-M0 e seu barramento, o desenvolvimento dos drivers necessários à sua utilização, a simulação e a implementação num FPGA. Em seguida, um plano de verificação do IP será definido, assim como um ambiente de verificação para executar o plano. Em seguida, o estágio foi reorientado para o desenvolvimento de um acelerador criptográfico com o objetivo de fazer cálculos RSA de maneira rápida, segura e eficaz. As diferentes tarefas percorridas para alcançar os objetivos definidos são as seguintes: diferentes módulos são desenvolvidos usando VHDL e integrados com o DesignStart Cortex-M0 da ARM utilizando seus subsistemas de barramento APB e AHB. Em seguida, os módulos são verificados usando testes dirigidos. Uma segunda etapa de verificação deve ser feita, essa vez usando a metodologia UVM, baseada na programação orientada a objetos, permitindo a realização de uma verificação mais completa.Afin de permettre à ses nouveaux ingénieurs d'être rapidement opérationnels sur les missions, Elsys-Design a mis en place une plate-forme de développement servant d'outil d'autoformation. Récemment cette plate-forme a été mise en avant pour valoriser le partenariat existant avec ARM. La société utilise cette formation en interne pour ses ingénieurs et, potentiellement, ses clients. Cette formation est destinée aux ingénieurs en micro-électronique désireux d'acquérir de nouvelles compétences en intégration système et/ou vérification. Dans ce contexte, les objectifs du stage sont de prendre en main cette plate-forme, de contribuer à son amélioration et de répondre aux besoins en développement basé sur une plate-forme et en faire sa vérification. Lors du stage, les travaux suivants sont définis: l'intégration d'un IP existant avec une architecture basée sur un processeur ARM Cortex-M0 et son bus, l'écriture des drivers nécessaires à son utilisation, la simulation et l'implémentation sur FPGA. Ensuite, un plan de vérification de l'IP mise en oeuvre est défini, puis un environnement de vérification développé afin de mettre à exécution le plan. Afin d'augmenter un peu plus la difficulté du stage, et de rapidement développer les compétences y associées, il a été décidé de réorienter le stage vers quelque chose de plus audacieux. Un accélérateur cryptographique a été mis en oeuvre dans le but de faire des calculs RSA de façon rapide, sécurisée et efficace. Les différentes tâches parcourues lors du stage afin de réaliser cette formation sont les suivantes: différents modules seront développés en VHDL et intégrés avec le DesignStart Cortex-M0 de chez ARM en utilisant les sous-systèmes des bus APB et AHB. L'IP doit être ensuite vérifié en utilisant des tests dirigés. Une deuxième étape de vérification doit être faite, cette fois-ci en utilisant la méthodologie UVM, basée sur la programmation orientée objet, permettant de réaliser une vérification plus complète de l'IP.In order to allow its new engineers to quickly be operational in their missions, Elsys-Design has developed a platform serving as a self-training tool. Recently, this platform was highlighted to enhance the partnership with ARM. It can be used by its own engineers and, potentially, by its clients, specially microelectronic engineers wanting to acquire new skills in system integration and/or verification. In this context, the goal of the internship is to contribute to the improvement of this platform, as well as to answer the new requirements of the market in terms of UVM verification and platform-based development. Throughout the training, the following tasks are defined: the integration of an existing IP with a Cortex-M0 processor-based architecture and its bus, the definition of all the drivers needed to its use, its simulation and its implementation in a FPGA. Finally, a verification plan must be defined so a verification environment can be developed and executed. Afterwards, in order to increase the internship's difficulty and to quickly develop the related skills, the internship has been reoriented to something more challenging. A cryptographic accelerator has been implemented so RSA computations can be done in a quick, secure and effective way. Several tasks have been done throughout the internship so this training can be completed: different IPs were developed and integrated with the ARM's DesignStart Cortex-M0 using its APB and AHB subsystems. These IPs must, then, be verified using unit tests. A second verification stage is done, this time using the UVM methodology, based on the Object-Oriented Programming, allowing to achieve a more complete verification of the IP.53Grenoble, FrançaVerificação UVMCriptografiaAHBRSAFPGACryptographieVérification UVMUVM VerificationCryptographyARMDesign FPGA e Verificação UVMDesign FPGA et Vérification UVMinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesisinfo:eu-repo/semantics/openAccessfrareponame:Repositório Institucional da UFSCinstname:Universidade Federal de Santa Catarina (UFSC)instacron:UFSCLICENSElicense.txtlicense.txttext/plain; charset=utf-81383https://repositorio.ufsc.br/bitstream/123456789/217999/2/license.txt11ee89cd31d893362820eab7c4d46734MD52ORIGINALTCC-A.pdfTCC-A.pdfTCCapplication/pdf6127121https://repositorio.ufsc.br/bitstream/123456789/217999/1/TCC-A.pdfa6e43fa38ed024d87f9dae90bcca410cMD51123456789/2179992020-12-02 15:00:14.225oai:repositorio.ufsc.br:123456789/217999Vm9jw6ogdGVtIGEgbGliZXJkYWRlIGRlOiBDb21wYXJ0aWxoYXIg4oCUIGNvcGlhciwgZGlzdHJpYnVpciBlIHRyYW5zbWl0aXIgYSBvYnJhLiBSZW1peGFyIOKAlCBjcmlhciBvYnJhcyBkZXJpdmFkYXMuClNvYiBhcyBzZWd1aW50ZXMgY29uZGnDp8O1ZXM6IEF0cmlidWnDp8OjbyDigJQgVm9jw6ogZGV2ZSBjcmVkaXRhciBhIG9icmEgZGEgZm9ybWEgZXNwZWNpZmljYWRhIHBlbG8gYXV0b3Igb3UgbGljZW5jaWFudGUgKG1hcyBuw6NvIGRlIG1hbmVpcmEgcXVlIHN1Z2lyYSBxdWUgZXN0ZXMgY29uY2VkZW0gcXVhbHF1ZXIgYXZhbCBhIHZvY8OqIG91IGFvIHNldSB1c28gZGEgb2JyYSkuIFVzbyBuw6NvLWNvbWVyY2lhbCDigJQgVm9jw6ogbsOjbyBwb2RlIHVzYXIgZXN0YSBvYnJhIHBhcmEgZmlucyBjb21lcmNpYWlzLgpGaWNhbmRvIGNsYXJvIHF1ZTogUmVuw7puY2lhIOKAlCBRdWFscXVlciBkYXMgY29uZGnDp8O1ZXMgYWNpbWEgcG9kZSBzZXIgcmVudW5jaWFkYSBzZSB2b2PDqiBvYnRpdmVyIHBlcm1pc3PDo28gZG8gdGl0dWxhciBkb3MgZGlyZWl0b3MgYXV0b3JhaXMuIERvbcOtbmlvIFDDumJsaWNvIOKAlCBPbmRlIGEgb2JyYSBvdSBxdWFscXVlciBkZSBzZXVzIGVsZW1lbnRvcyBlc3RpdmVyIGVtIGRvbcOtbmlvIHDDumJsaWNvIHNvYiBvIGRpcmVpdG8gYXBsaWPDoXZlbCwgZXN0YSBjb25kacOnw6NvIG7Do28gw6ksIGRlIG1hbmVpcmEgYWxndW1hLCBhZmV0YWRhIHBlbGEgbGljZW7Dp2EuIE91dHJvcyBEaXJlaXRvcyDigJQgT3Mgc2VndWludGVzIGRpcmVpdG9zIG7Do28gc8OjbywgZGUgbWFuZWlyYSBhbGd1bWEsIGFmZXRhZG9zIHBlbGEgbGljZW7Dp2E6IExpbWl0YcOnw7VlcyBlIGV4Y2XDp8O1ZXMgYW9zIGRpcmVpdG9zIGF1dG9yYWlzIG91IHF1YWlzcXVlciB1c29zIGxpdnJlcyBhcGxpY8OhdmVpczsgT3MgZGlyZWl0b3MgbW9yYWlzIGRvIGF1dG9yOyBEaXJlaXRvcyBxdWUgb3V0cmFzIHBlc3NvYXMgcG9kZW0gdGVyIHNvYnJlIGEgb2JyYSBvdSBzb2JyZSBhIHV0aWxpemHDp8OjbyBkYSBvYnJhLCB0YWlzIGNvbW8gZGlyZWl0b3MgZGUgaW1hZ2VtIG91IHByaXZhY2lkYWRlLiBBdmlzbyDigJQgUGFyYSBxdWFscXVlciByZXV0aWxpemHDp8OjbyBvdSBkaXN0cmlidWnDp8Ojbywgdm9jw6ogZGV2ZSBkZWl4YXIgY2xhcm8gYSB0ZXJjZWlyb3Mgb3MgdGVybW9zIGRhIGxpY2Vuw6dhIGEgcXVlIHNlIGVuY29udHJhIHN1Ym1ldGlkYSBlc3RhIG9icmEuIEEgbWVsaG9yIG1hbmVpcmEgZGUgZmF6ZXIgaXNzbyDDqSBjb20gdW0gbGluayBwYXJhIGVzdGEgcMOhZ2luYS4KTGljZW7Dp2EgQ3JlYXRpdmUgQ29tbW9ucyAtIGh0dHA6Ly9jcmVhdGl2ZWNvbW1vbnMub3JnL2xpY2Vuc2VzL2J5LW5jLzMuMC9ici8KRepositório de PublicaçõesPUBhttp://150.162.242.35/oai/requestopendoar:23732020-12-02T18:00:14Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)false
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