Projeto de um Phase-Locked Loop de baixo Jitter em tecnologia CMOS

• Autor(a) principal: Diego Augusto Pontes
• Data de Publicação: 2022
• Tipo de documento: Dissertação
• Idioma: por
• Título da fonte: Repositório Institucional da UFMG
• Texto Completo: http://hdl.handle.net/1843/50383
• topic: Phase-Locked Loop; Oscilador em anel; Baixo Jitter; Ruído de fase; CMOS; Engenharia elétrica; Osciladores elétricos

Com a constante evolução tecnológica, a demanda por maiores velocidades de processamento dos sistemas digitais também é contínua. Multiplicadores de clock são circuitos capazes de gerar um sinal de alta frequência, a partir de um sinal de frequência inferior, como de um cristal piezoelétrico, por exemplo. O Phase-Locked Loop (PLL) é a base deste circuito e é foco de diferentes estudos na busca por melhores resultados experimentais que, consequentemente, impactarão positivamente na qualidade espectral do sinal de saída do circuito multiplicador de clock. Este trabalho apresenta o projeto de um PLL do Tipo I em tecnologia CMOS de 180 nm, baseado em um oscilador em anel, com um divisor na malha de realimentação, um detector de fase em uma topologia dinâmica, além de uma nova proposta de filtro, baseado na resistência equivalente gerada em função de capacitores chaveados. As descrições e simulações de cada bloco do circuito são mostradas, discutidas e validadas para que o circuito final seja apresentado, bem como sua simulação e layout. Com um fator de divisão de 32 e um sinal de referência de 50 MHz, as simulações da topologia proposta apresentaram uma largura de banda de 25 MHz, um ruído de fase de -118 dBc/Hz à 1 MHz de deslocamento, 486 fs de jitter integrado e níveis de espúrios de -63 dB. Além disso, embora a tecnologia utilizada não seja a mais atual, esse circuito tem um baixo consumo de potência, 10 mW, além de uma área total de 0.0105 mm². Esses resultados foram comparados com outros trabalhos, mostrando que esta proposta é compatível com o estado da arte sobre PLL.