Projeto de um Phase-Locked Loop de baixo Jitter em tecnologia CMOS
Autor(a) principal: | |
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Data de Publicação: | 2022 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Repositório Institucional da UFMG |
Texto Completo: | http://hdl.handle.net/1843/50383 |
Resumo: | Com a constante evolução tecnológica, a demanda por maiores velocidades de processamento dos sistemas digitais também é contínua. Multiplicadores de clock são circuitos capazes de gerar um sinal de alta frequência, a partir de um sinal de frequência inferior, como de um cristal piezoelétrico, por exemplo. O Phase-Locked Loop (PLL) é a base deste circuito e é foco de diferentes estudos na busca por melhores resultados experimentais que, consequentemente, impactarão positivamente na qualidade espectral do sinal de saída do circuito multiplicador de clock. Este trabalho apresenta o projeto de um PLL do Tipo I em tecnologia CMOS de 180 nm, baseado em um oscilador em anel, com um divisor na malha de realimentação, um detector de fase em uma topologia dinâmica, além de uma nova proposta de filtro, baseado na resistência equivalente gerada em função de capacitores chaveados. As descrições e simulações de cada bloco do circuito são mostradas, discutidas e validadas para que o circuito final seja apresentado, bem como sua simulação e layout. Com um fator de divisão de 32 e um sinal de referência de 50 MHz, as simulações da topologia proposta apresentaram uma largura de banda de 25 MHz, um ruído de fase de -118 dBc/Hz à 1 MHz de deslocamento, 486 fs de jitter integrado e níveis de espúrios de -63 dB. Além disso, embora a tecnologia utilizada não seja a mais atual, esse circuito tem um baixo consumo de potência, 10 mW, além de uma área total de 0.0105 mm². Esses resultados foram comparados com outros trabalhos, mostrando que esta proposta é compatível com o estado da arte sobre PLL. |
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Este trabalho apresenta o projeto de um PLL do Tipo I em tecnologia CMOS de 180 nm, baseado em um oscilador em anel, com um divisor na malha de realimentação, um detector de fase em uma topologia dinâmica, além de uma nova proposta de filtro, baseado na resistência equivalente gerada em função de capacitores chaveados. As descrições e simulações de cada bloco do circuito são mostradas, discutidas e validadas para que o circuito final seja apresentado, bem como sua simulação e layout. Com um fator de divisão de 32 e um sinal de referência de 50 MHz, as simulações da topologia proposta apresentaram uma largura de banda de 25 MHz, um ruído de fase de -118 dBc/Hz à 1 MHz de deslocamento, 486 fs de jitter integrado e níveis de espúrios de -63 dB. Além disso, embora a tecnologia utilizada não seja a mais atual, esse circuito tem um baixo consumo de potência, 10 mW, além de uma área total de 0.0105 mm². Esses resultados foram comparados com outros trabalhos, mostrando que esta proposta é compatível com o estado da arte sobre PLL.With the constant technological evolution, the demand for higher processing speeds in digital systems is also continuous. Clock multiplier are circuits responsible for generating a higher frequency signal from a reference signal of lower frequency, like a piezoelectric crystal, for example. The Phase-Locked Loop (PLL) is the basis of this circuit and is the focus of different studies, in the search for better experimental results that, consequently, will have a positive impact on quality spectral output signal of the clock multiplier circuit. This work presents the design of a Type I PLL in 180 nm CMOS technology, based on a VCO in ring topology, with a divider in the feedback loop, a phase detector in a dynamic topology, in addition to a new filter proposal, based on equivalent resistance generated as a function of switched capacitors. Descriptions and simulations of each circuit block are presented, discussed and validated so that the final circuit is presented, as well as your simulation and layout. With a division factor of 32 and a reference signal of 50 MHz, the simulations of proposed topology presented a bandwidth of 25 MHz, a phase noise of -118 dBc/Hz at 1 MHz offset, 486 fs of built-in jitter and REF-spur levels of -63 dB. Also, although the technology used is not the latest, this circuit has a low power consumption, 10 mW, in addition to a total area of 0.0105 mm². These results were compared with other works showing that this proposal is compatible with the state of the art on PLL.porUniversidade Federal de Minas GeraisPrograma de Pós-Graduação em Engenharia ElétricaUFMGBrasilENG - DEPARTAMENTO DE ENGENHARIA ELÉTRICAEngenharia elétricaOsciladores elétricosPhase-Locked LoopOscilador em anelBaixo JitterRuído de faseCMOSProjeto de um Phase-Locked Loop de baixo Jitter em tecnologia CMOSinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisinfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFMGinstname:Universidade Federal de Minas Gerais (UFMG)instacron:UFMGORIGINALDissertacao_DiegoAugustoPontes.pdfDissertacao_DiegoAugustoPontes.pdfDissertação - Diego Augusto Pontesapplication/pdf3804677https://repositorio.ufmg.br/bitstream/1843/50383/7/Dissertacao_DiegoAugustoPontes.pdf1e8793cca1e18b459ea6e1fa8481a7d9MD57LICENSElicense.txtlicense.txttext/plain; charset=utf-82118https://repositorio.ufmg.br/bitstream/1843/50383/8/license.txtcda590c95a0b51b4d15f60c9642ca272MD581843/503832023-02-24 17:08:31.965oai:repositorio.ufmg.br:1843/50383TElDRU7Dh0EgREUgRElTVFJJQlVJw4fDg08gTsODTy1FWENMVVNJVkEgRE8gUkVQT1NJVMOTUklPIElOU1RJVFVDSU9OQUwgREEgVUZNRwoKQ29tIGEgYXByZXNlbnRhw6fDo28gZGVzdGEgbGljZW7Dp2EsIHZvY8OqIChvIGF1dG9yIChlcykgb3UgbyB0aXR1bGFyIGRvcyBkaXJlaXRvcyBkZSBhdXRvcikgY29uY2VkZSBhbyBSZXBvc2l0w7NyaW8gSW5zdGl0dWNpb25hbCBkYSBVRk1HIChSSS1VRk1HKSBvIGRpcmVpdG8gbsOjbyBleGNsdXNpdm8gZSBpcnJldm9nw6F2ZWwgZGUgcmVwcm9kdXppciBlL291IGRpc3RyaWJ1aXIgYSBzdWEgcHVibGljYcOnw6NvIChpbmNsdWluZG8gbyByZXN1bW8pIHBvciB0b2RvIG8gbXVuZG8gbm8gZm9ybWF0byBpbXByZXNzbyBlIGVsZXRyw7RuaWNvIGUgZW0gcXVhbHF1ZXIgbWVpbywgaW5jbHVpbmRvIG9zIGZvcm1hdG9zIMOhdWRpbyBvdSB2w61kZW8uCgpWb2PDqiBkZWNsYXJhIHF1ZSBjb25oZWNlIGEgcG9sw610aWNhIGRlIGNvcHlyaWdodCBkYSBlZGl0b3JhIGRvIHNldSBkb2N1bWVudG8gZSBxdWUgY29uaGVjZSBlIGFjZWl0YSBhcyBEaXJldHJpemVzIGRvIFJJLVVGTUcuCgpWb2PDqiBjb25jb3JkYSBxdWUgbyBSZXBvc2l0w7NyaW8gSW5zdGl0dWNpb25hbCBkYSBVRk1HIHBvZGUsIHNlbSBhbHRlcmFyIG8gY29udGXDumRvLCB0cmFuc3BvciBhIHN1YSBwdWJsaWNhw6fDo28gcGFyYSBxdWFscXVlciBtZWlvIG91IGZvcm1hdG8gcGFyYSBmaW5zIGRlIHByZXNlcnZhw6fDo28uCgpWb2PDqiB0YW1iw6ltIGNvbmNvcmRhIHF1ZSBvIFJlcG9zaXTDs3JpbyBJbnN0aXR1Y2lvbmFsIGRhIFVGTUcgcG9kZSBtYW50ZXIgbWFpcyBkZSB1bWEgY8OzcGlhIGRlIHN1YSBwdWJsaWNhw6fDo28gcGFyYSBmaW5zIGRlIHNlZ3VyYW7Dp2EsIGJhY2stdXAgZSBwcmVzZXJ2YcOnw6NvLgoKVm9jw6ogZGVjbGFyYSBxdWUgYSBzdWEgcHVibGljYcOnw6NvIMOpIG9yaWdpbmFsIGUgcXVlIHZvY8OqIHRlbSBvIHBvZGVyIGRlIGNvbmNlZGVyIG9zIGRpcmVpdG9zIGNvbnRpZG9zIG5lc3RhIGxpY2Vuw6dhLiBWb2PDqiB0YW1iw6ltIGRlY2xhcmEgcXVlIG8gZGVww7NzaXRvIGRlIHN1YSBwdWJsaWNhw6fDo28gbsOjbywgcXVlIHNlamEgZGUgc2V1IGNvbmhlY2ltZW50bywgaW5mcmluZ2UgZGlyZWl0b3MgYXV0b3JhaXMgZGUgbmluZ3XDqW0uCgpDYXNvIGEgc3VhIHB1YmxpY2HDp8OjbyBjb250ZW5oYSBtYXRlcmlhbCBxdWUgdm9jw6ogbsOjbyBwb3NzdWkgYSB0aXR1bGFyaWRhZGUgZG9zIGRpcmVpdG9zIGF1dG9yYWlzLCB2b2PDqiBkZWNsYXJhIHF1ZSBvYnRldmUgYSBwZXJtaXNzw6NvIGlycmVzdHJpdGEgZG8gZGV0ZW50b3IgZG9zIGRpcmVpdG9zIGF1dG9yYWlzIHBhcmEgY29uY2VkZXIgYW8gUmVwb3NpdMOzcmlvIEluc3RpdHVjaW9uYWwgZGEgVUZNRyBvcyBkaXJlaXRvcyBhcHJlc2VudGFkb3MgbmVzdGEgbGljZW7Dp2EsIGUgcXVlIGVzc2UgbWF0ZXJpYWwgZGUgcHJvcHJpZWRhZGUgZGUgdGVyY2Vpcm9zIGVzdMOhIGNsYXJhbWVudGUgaWRlbnRpZmljYWRvIGUgcmVjb25oZWNpZG8gbm8gdGV4dG8gb3Ugbm8gY29udGXDumRvIGRhIHB1YmxpY2HDp8OjbyBvcmEgZGVwb3NpdGFkYS4KCkNBU08gQSBQVUJMSUNBw4fDg08gT1JBIERFUE9TSVRBREEgVEVOSEEgU0lETyBSRVNVTFRBRE8gREUgVU0gUEFUUk9Dw41OSU8gT1UgQVBPSU8gREUgVU1BIEFHw4pOQ0lBIERFIEZPTUVOVE8gT1UgT1VUUk8gT1JHQU5JU01PLCBWT0PDiiBERUNMQVJBIFFVRSBSRVNQRUlUT1UgVE9ET1MgRSBRVUFJU1FVRVIgRElSRUlUT1MgREUgUkVWSVPDg08gQ09NTyBUQU1Cw4lNIEFTIERFTUFJUyBPQlJJR0HDh8OVRVMgRVhJR0lEQVMgUE9SIENPTlRSQVRPIE9VIEFDT1JETy4KCk8gUmVwb3NpdMOzcmlvIEluc3RpdHVjaW9uYWwgZGEgVUZNRyBzZSBjb21wcm9tZXRlIGEgaWRlbnRpZmljYXIgY2xhcmFtZW50ZSBvIHNldSBub21lKHMpIG91IG8ocykgbm9tZXMocykgZG8ocykgZGV0ZW50b3IoZXMpIGRvcyBkaXJlaXRvcyBhdXRvcmFpcyBkYSBwdWJsaWNhw6fDo28sIGUgbsOjbyBmYXLDoSBxdWFscXVlciBhbHRlcmHDp8OjbywgYWzDqW0gZGFxdWVsYXMgY29uY2VkaWRhcyBwb3IgZXN0YSBsaWNlbsOnYS4KRepositório de PublicaçõesPUBhttps://repositorio.ufmg.br/oaiopendoar:2023-02-24T20:08:31Repositório Institucional da UFMG - Universidade Federal de Minas Gerais (UFMG)false |
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