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Antonio Otavio FernandesRomanelli Ldron ZuimDiogenes Cecilio da Silva JuniorLeonardo Vasconcelos Alves2019-08-10T08:02:40Z2019-08-10T08:02:40Z2010-08-31http://hdl.handle.net/1843/SLSS-895KFLA capacidade de integrar cada vez mais componentes dentro de circuitos integrados tem dobrado a aproximadamente cada 18 meses desde meados de 1960, com previsões de continuar neste ritmo até 2050. Esta crescente complexidade de dispositivos computacionais leva a indústria de circuitos integrados a investir mais de 50% do tempo de desenvolvimento na etapa de verificação dos novos projetos, buscando minimizar prejuízos decorrentes da substituição de componentes defeituosos. Este trabalho propõe melhorar o processo de verificação de circuitos digitais combinacionais utilizando pré-processamento baseado em técnicas de hiper-resolução binária, aplicadas em grafos de implicações extraídas dos próprios circuitos. O texto descreve uma ferramenta que implementa estas técnicas; ao final são analisados os resultados obtidos que comprovam a eficiência da hiper-resolução binária como técnica de simplificação, mas que ao mesmo tempo eliminam quaisquer informações estruturais referentes ao circuito sob verificação.The capacity of cramming more components into integrated circuits has doubled roughly every 18 months since mid-1960, with projections to continue this pace until 2050. This growing complexity of computing devices leads the integrated circuit industry to invest more than 50% of development time in the stage of verification of new projects in order to minimize losses due to the replacement of defective components. This paper proposes an improvement for the combinational equivalence checking problem using pre-processing techniques based on hyper binary resolution, applied to graphs extracted from circuit implications. The text describes a tool that implements these techniques, and in the end the results shows the efficacy of hyper-binary resolution as a technique for simplification, but at the same time eliminate any structural information concerning the circuit under verification.Universidade Federal de Minas GeraisUFMGCircuitos integrados TestesAnálise combinatóriaComputação TeseCircuitos digitais integradosVerificação de equivalência combinacional utilizando hiper-resolução bináriainfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisinfo:eu-repo/semantics/openAccessporreponame:Repositório Institucional da UFMGinstname:Universidade Federal de Minas Gerais (UFMG)instacron:UFMGORIGINALleonardovasconcelosalves.pdfapplication/pdf3752391https://repositorio.ufmg.br/bitstream/1843/SLSS-895KFL/1/leonardovasconcelosalves.pdf826fc87c73a99caa60cefdd0259c8bdfMD51TEXTleonardovasconcelosalves.pdf.txtleonardovasconcelosalves.pdf.txtExtracted texttext/plain168257https://repositorio.ufmg.br/bitstream/1843/SLSS-895KFL/2/leonardovasconcelosalves.pdf.txt2c717cc1cfd254914be4530dcd62f2a2MD521843/SLSS-895KFL2019-11-14 04:00:31.24oai:repositorio.ufmg.br:1843/SLSS-895KFLRepositório InstitucionalPUBhttps://repositorio.ufmg.br/oaiopendoar:2019-11-14T07:00:31Repositório Institucional da UFMG - Universidade Federal de Minas Gerais (UFMG)false
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