Simplificações algorítmicas e desenvolvimento de hardware para o In-loop filter do padrão HEVC
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Data de Publicação: | 2015 |
Tipo de documento: | Dissertação |
Idioma: | por |
Título da fonte: | Repositório Institucional da UFPel - Guaiaca |
Texto Completo: | http://guaiaca.ufpel.edu.br/handle/prefix/8512 |
Resumo: | O processo de filtragem na codificação de vídeos é uma ferramenta relevante devido ao seu objetivo que é o de suavizar artefatos inseridos pelas demais etapas da compressão qualificando a percepção visual dos vídeos codificados. O padrão High Efficiency Video Coding (HEVC) trouxe a proposta de dois novos filtros para o Inloop Filter, o Adaptive Loop Filter (ALF) e o Sample Adaptive Offset (SAO), que são o foco deste trabalho. Apenas o filtro SAO foi inserido na versão final do padrão, mas com o objetivo de melhor explorar as potencialidades do ALF, ele também foi inserido na investigação apresentada neste trabalho. É apresentada inicialmente uma revisão bibliográfica destes dois filtros e após este embasamento teórico, é realizada uma análise dos algoritmos destes filtros buscando simplificações que resultassem em uma redução da complexidade computacional, objetivando a sua implementação em hardware. O filtro ALF envolve uma série de operações matemáticas com dados em ponto flutuante, ponto crítico para uma implementação em hardware. Portanto, a simplificação proposta foi a substituição destas operações em ponto flutuante por operações em ponto fixo. Os resultados dos experimentos mostraram que o impacto desta simplificação é um aumento de apenas 0,05% no bitrate para manutenção da mesma qualidade em comparação à aplicação do ALF com dados em ponto flutuante. Entretanto, a simplificação ainda alcança uma redução de 3,38% no bitrate quando comparado a não aplicação do ALF. Foram propostas ainda, neste trabalho, arquiteturas para os núcleos do ALF das versões 3 e 5 do HEVC Test Model (HM), além de uma versão configurável da versão 3 do HM, em que a arquitetura usa a mesma estrutura para processar qualquer um dos três formatos de filtro. Resultados de síntese para FPGA mostraram que estas arquiteturas alcançaram uma taxa de processamento mínima de 30 quadros UHD 4K por segundo. Para o SAO, além da simplificação baseada na substituição dos dados em ponto flutuante por dados inteiros, propôs-se também a utilização de precisão fracionária com ponto fixo. Outra simplificação proposta para o SAO foi a eliminação de multiplicadores e divisores completos através da aplicação da técnica de loop unrolling à função de custo interna do SAO. Os resultados demonstraram que, com a utilização de dados inteiros, há um aumento no bitrate de aproximadamente 0,05% e para dados utilizando ponto fixo com precisão fracionária de 8 bits, houve um ganho de 0,0005% no bitrate para manutenção da mesma qualidade. Com base nestas simplificações, foi proposta uma arquitetura para a função de custo, a qual alcançou uma taxa de processamento de 1.634 quadros UHD 4K por segundo. Também foi proposta uma arquitetura para a realização das etapas de classificação e levantamento estatístico necessárias para a geração dos offsets. Esta arquitetura alcançou uma taxa de processamento de 45 quadros UHD 4K por segundo. |
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2022-07-14T22:14:53Z2022-07-14T22:14:53Z2015REDIESS, Fabiane. Simplificações algorítmicas e desenvolvimento de hardware para o in-loop filter do padrão HEVC. 2015. 100 f. Dissertação (Mestrado em Ciência da Computação). Universidade Federal de Pelotas, Pelotas.http://guaiaca.ufpel.edu.br/handle/prefix/8512O processo de filtragem na codificação de vídeos é uma ferramenta relevante devido ao seu objetivo que é o de suavizar artefatos inseridos pelas demais etapas da compressão qualificando a percepção visual dos vídeos codificados. O padrão High Efficiency Video Coding (HEVC) trouxe a proposta de dois novos filtros para o Inloop Filter, o Adaptive Loop Filter (ALF) e o Sample Adaptive Offset (SAO), que são o foco deste trabalho. Apenas o filtro SAO foi inserido na versão final do padrão, mas com o objetivo de melhor explorar as potencialidades do ALF, ele também foi inserido na investigação apresentada neste trabalho. É apresentada inicialmente uma revisão bibliográfica destes dois filtros e após este embasamento teórico, é realizada uma análise dos algoritmos destes filtros buscando simplificações que resultassem em uma redução da complexidade computacional, objetivando a sua implementação em hardware. O filtro ALF envolve uma série de operações matemáticas com dados em ponto flutuante, ponto crítico para uma implementação em hardware. Portanto, a simplificação proposta foi a substituição destas operações em ponto flutuante por operações em ponto fixo. Os resultados dos experimentos mostraram que o impacto desta simplificação é um aumento de apenas 0,05% no bitrate para manutenção da mesma qualidade em comparação à aplicação do ALF com dados em ponto flutuante. Entretanto, a simplificação ainda alcança uma redução de 3,38% no bitrate quando comparado a não aplicação do ALF. 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Os resultados demonstraram que, com a utilização de dados inteiros, há um aumento no bitrate de aproximadamente 0,05% e para dados utilizando ponto fixo com precisão fracionária de 8 bits, houve um ganho de 0,0005% no bitrate para manutenção da mesma qualidade. Com base nestas simplificações, foi proposta uma arquitetura para a função de custo, a qual alcançou uma taxa de processamento de 1.634 quadros UHD 4K por segundo. Também foi proposta uma arquitetura para a realização das etapas de classificação e levantamento estatístico necessárias para a geração dos offsets. Esta arquitetura alcançou uma taxa de processamento de 45 quadros UHD 4K por segundo.The filtering process has been an important tool to the video coding since it intends to reduce visual artifacts introduced by the other codification steps, increasing the perceptual quality of the encoded videos. The High Efficiency Video Coding (HEVC) brought a proposal of two new filters inside the In-loop Filter, the Adaptive Loop Filter (ALF) and Sample Adaptive Offset (SAO) which are the focus of this work. Only the SAO filter was inserted in the final standard version but intending to better explore the ALF features it was also included in the investigation presented in this work. This text initially brought a theoretical discussion about these filters and after that we analyzed the filters algorithms in order to simplify them focusing on hardware implementations. The ALF filter involves a series of mathematical calculations on floating point data, which is a critical point for hardware implementations. Therefore, the proposed simplification was to replace these data with integer data. The results of the experiments showed that the impact of this simplification represents an increase of only 0.05% in the bitrate to maintain the same quality when compared to the original ALF execution. However, the simplified algorithm achieves a reduction of 3.38% in the bitrate when compared to a video encoding with the ALF filter disabled. This work also proposed architectures to the ALF cores considering the versions 3 and 5 of the HEVC Test Model (HM) software, and also a configurable version considering the version 3 of HM. In this last case, the architecture uses the same structure to process any of the three filter shapes. The architectures were synthesized to Altera FPGAs and the results shown that the hardwares achieved, at least, a processing rate of 30 UHD 4K frames per second. The SAO filter algorithm was also simplified using integer and fixed point data instead of floating point data. Another simplification proposed was the elimination of full multipliers and dividers applying a loop unrolling technique to the SAO internal cost function and converting these operations in shift-adds. The results showed that the use of the simplifications using integer data caused a bitrate increase of 0.05%. The results also showed a bitrate reduction of 0.0005% when using fixed point data with an 8-bit precision. Based on these simplifications, we proposed an architecture for the SAO internal cost function, which reached a processing rate of 1,634 UHD frames per second. It was also proposed an architecture to perform the classification and statistical collection, in order to allow the offsets generation. This architecture was developed to consume only one sample per cycle and it reached a processing rate of 45UHD 4K frames per second.Sem bolsaporUniversidade Federal de PelotasPrograma de Pós-Graduação em ComputaçãoUFPelBrasilCentro de Desenvolvimento TecnológicoCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOComputaçãoCompressão de vídeoHEVCIn-loop filterALFSAOProjeto de hardwareVideo compressionHardware designSimplificações algorítmicas e desenvolvimento de hardware para o In-loop filter do padrão HEVCinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisPorto , Marcelo SchiavonAgostini, Luciano VolcanRediess, Fabiane Konradinfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFPel - Guaiacainstname:Universidade Federal de Pelotas (UFPEL)instacron:UFPELTEXTDissertacao_Fabiane_Rediess.pdf.txtDissertacao_Fabiane_Rediess.pdf.txtExtracted texttext/plain182001http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/8512/6/Dissertacao_Fabiane_Rediess.pdf.txtc5c6e89781ca296d57f177e33b26ec24MD56open accessTHUMBNAILDissertacao_Fabiane_Rediess.pdf.jpgDissertacao_Fabiane_Rediess.pdf.jpgGenerated Thumbnailimage/jpeg1256http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/8512/7/Dissertacao_Fabiane_Rediess.pdf.jpgc59c9b4352b529d66ad3825397a0e1fcMD57open accessORIGINALDissertacao_Fabiane_Rediess.pdfDissertacao_Fabiane_Rediess.pdfapplication/pdf805864http://guaiaca.ufpel.edu.br/xmlui/bitstream/prefix/8512/1/Dissertacao_Fabiane_Rediess.pdf3f9de9dcfb0b1658e86291a14f508515MD51open accessCC-LICENSElicense_urllicense_urltext/plain; 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