Parser em VHDL para decodificador de vídeo H.264 para SBTVD

• Autor(a) principal: Lorencetti, Marlon Allan
• Data de Publicação: 2010
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/33075
• topic: Engenharia elétrica; H.264; Parser; VHDL; FPGA; SBTVD

Este documento apresenta o desenvolvimento de uma arquitetura do módulo de parser para um decodificador de vídeo H.264/AVC para o SBTVD. Este módulo é responsável por identificar os elementos do bitstream de entrada, entregando-os aos módulos encarregados de interpretá-los. A arquitetura proposta é capaz de operar em tempo real integrada ao sistema e faz a interpretação dos parâmetros que regem as funcionalidades exigidas pelas normas da ABNT para a decodificação do sinal fonte de vídeo no perfil Baseline, além de oferecer suporte a algumas funcionalidades dos perfis Main e High. A arquitetura é composta por uma interface de entrada para receber os dados de vídeo vindos do demultiplexador no terminal de acesso, módulos de controle, filas do tipo FIFO, decodificador de entropia e os decodificadores de parâmetros de sequência, parâmetros de imagem, cabeçalho de slice e dados de slice. A implementação foi sintetizada para os FPGAs Xilinx Virtex-II Pro XVC2VP30 e Virtex-5 XC5VLX110T.