Integração do CABAD ao decodificador de vídeo H.264/AVC para o SBTVD

• Autor(a) principal: Schmidt, Alonso Aymone de Almeida
• Data de Publicação: 2011
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/33095
• topic: Engenharia elétrica; H.264/AVC; CABAD; VHDL; FPGA; SBTVD

Este trabalho apresenta a integração do CABAD (Context-based Adaptive Binary Arithmetic Decoder) ao decodificador de vídeo H.264/AVC em hardware para o Sistema Brasileiro de Televisão Digital. Na arquitetura do hardware, o CABAD é um submódulo do parser. Este é responsável por controlar o fluxo dos elementos sintáticos que devem ser decodificados para fornecer parâmetros que demais módulos do decodificador vídeo necessitam para atuar na reconstrução das imagens. Estes módulos são o MC (compensação de movimento), o Intra (predição espacial), a IQIT (transformada e quantização inversas) entre outros. A CABAC (Context-based Adaptive Binary Arithmetic Coding) comprime dados ao combinar codificação aritmética binária com um modelamento de contextos baseado em valores de elementos sintáticos próximos previamente codificados e em estatísticas locais, otimizando assim estimativas de probabilidades. O algoritmo do CABAD envolve essencialmente os processos de seleção de contextos, decodificação aritmética binária e de-binarização para obtenção de valores de elementos sintáticos. O módulo-alvo de integração exige um vetor de sinais de entrada para realizar os processos do algoritmo e um controle externo para sua inicialização, habilitação e recuperação de valores decodificados. Estas necessidades promovem o desenvolvimento de um gerenciador de fluxo de bits, um gerenciador de elementos sintáticos, um construtor de blocos de coeficiente de resíduo e um controle sincronizador. Após integração dos módulos desenvolvidos, o parser é verificado funcionalmente com fluxo de bits de vídeo gerado com um codificador em software de referência, comparando-se os valores esperados com os sinais obtidos através de simulação. Síntese do parser com a integração do CABAD para FPGA atinge frequência máxima de 56 MHz, sendo que para 50 MHz é verificado que a taxa de processamento de dados é suficiente para processar vídeo HD 720p.