Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável

Detalhes bibliográficos
Autor(a) principal: Lazzarotto, Alexis Anton
Data de Publicação: 2011
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Repositório Institucional da UFRGS
Texto Completo: http://hdl.handle.net/10183/31049
Resumo: A complexidade dos sistemas embarcados está crescendo devido à agregação de funcionalidades em um único dispositivo eletrônico. Além disso, a aceleração da execução dos processadores superescalares está estagnada, e a extração de paralelismo no modelo von Neumann está chegando ao limite teórico. Arquiteturas Reconfiguráveis aparecem como uma solução viável para estes problemas, sendo factível a implementação deste tipo de arquitetura nas atuais tecnologias CMOS. O presente trabalho consiste na implementação em hardware de um módulo de Tradução Binária para a arquitetura reconfigurável DIM, desenvolvida no Laboratório de Sistemas Embarcados do Instituto de Informática da UFRGS.
id UFRGS-2_a9afd71edb9238ca22613ef2b8db7b15
oai_identifier_str oai:www.lume.ufrgs.br:10183/31049
network_acronym_str UFRGS-2
network_name_str Repositório Institucional da UFRGS
repository_id_str
spelling Lazzarotto, Alexis AntonCarro, Luigi2011-08-13T06:06:32Z2011http://hdl.handle.net/10183/31049000782265A complexidade dos sistemas embarcados está crescendo devido à agregação de funcionalidades em um único dispositivo eletrônico. Além disso, a aceleração da execução dos processadores superescalares está estagnada, e a extração de paralelismo no modelo von Neumann está chegando ao limite teórico. Arquiteturas Reconfiguráveis aparecem como uma solução viável para estes problemas, sendo factível a implementação deste tipo de arquitetura nas atuais tecnologias CMOS. O presente trabalho consiste na implementação em hardware de um módulo de Tradução Binária para a arquitetura reconfigurável DIM, desenvolvida no Laboratório de Sistemas Embarcados do Instituto de Informática da UFRGS.The complexity of embedded systems is growing due to the aggregation of multiple functionalities into a single electronic device. Moreover, acceleration of the execution of superscalar processors is stagnated, and the extraction of parallelism in the von Neumann model is reaching its theoretical limit. Reconfigurable architectures show up as a viable solution to these problems, and their implementation is feasible in current CMOS technology. This work consists of the implementation of a Binary Translation hardware module for the DIM reconfigurable architecture, developed by the Embedded Systems Research Group at the Federal University of Rio Grande do Sul (UFRGS).application/pdfporMicroprocessadoresDesempenho : ComputadoresReconfigurable architecturesBinary translationVHDLImplementationHardware moduleImplementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurávelHardware implementation of a binary translation module for a reconfigurable architecture info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesisUniversidade Federal do Rio Grande do SulInstituto de InformáticaPorto Alegre, BR-RS2011Engenharia de Computaçãograduaçãoinfo:eu-repo/semantics/openAccessreponame:Repositório Institucional da UFRGSinstname:Universidade Federal do Rio Grande do Sul (UFRGS)instacron:UFRGSTEXT000782265.pdf.txt000782265.pdf.txtExtracted Texttext/plain129830http://www.lume.ufrgs.br/bitstream/10183/31049/2/000782265.pdf.txt82b751d9493cfd7fd997491f52034adcMD52ORIGINAL000782265.pdf000782265.pdfTexto completoapplication/pdf1882308http://www.lume.ufrgs.br/bitstream/10183/31049/1/000782265.pdf5e51154368d342678bb1d339aed0b567MD51THUMBNAIL000782265.pdf.jpg000782265.pdf.jpgGenerated Thumbnailimage/jpeg1039http://www.lume.ufrgs.br/bitstream/10183/31049/3/000782265.pdf.jpg0b153236fceb68d915ef04db12eca883MD5310183/310492018-10-10 07:40:08.036oai:www.lume.ufrgs.br:10183/31049Repositório de PublicaçõesPUBhttps://lume.ufrgs.br/oai/requestopendoar:2018-10-10T10:40:08Repositório Institucional da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)false
dc.title.pt_BR.fl_str_mv Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
dc.title.alternative.en.fl_str_mv Hardware implementation of a binary translation module for a reconfigurable architecture
title Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
spellingShingle Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
Lazzarotto, Alexis Anton
Microprocessadores
Desempenho : Computadores
Reconfigurable architectures
Binary translation
VHDL
Implementation
Hardware module
title_short Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
title_full Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
title_fullStr Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
title_full_unstemmed Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
title_sort Implementação em hardware de um módulo de tradução binária para uma arquitetura reconfigurável
author Lazzarotto, Alexis Anton
author_facet Lazzarotto, Alexis Anton
author_role author
dc.contributor.author.fl_str_mv Lazzarotto, Alexis Anton
dc.contributor.advisor1.fl_str_mv Carro, Luigi
contributor_str_mv Carro, Luigi
dc.subject.por.fl_str_mv Microprocessadores
Desempenho : Computadores
topic Microprocessadores
Desempenho : Computadores
Reconfigurable architectures
Binary translation
VHDL
Implementation
Hardware module
dc.subject.eng.fl_str_mv Reconfigurable architectures
Binary translation
VHDL
Implementation
Hardware module
description A complexidade dos sistemas embarcados está crescendo devido à agregação de funcionalidades em um único dispositivo eletrônico. Além disso, a aceleração da execução dos processadores superescalares está estagnada, e a extração de paralelismo no modelo von Neumann está chegando ao limite teórico. Arquiteturas Reconfiguráveis aparecem como uma solução viável para estes problemas, sendo factível a implementação deste tipo de arquitetura nas atuais tecnologias CMOS. O presente trabalho consiste na implementação em hardware de um módulo de Tradução Binária para a arquitetura reconfigurável DIM, desenvolvida no Laboratório de Sistemas Embarcados do Instituto de Informática da UFRGS.
publishDate 2011
dc.date.accessioned.fl_str_mv 2011-08-13T06:06:32Z
dc.date.issued.fl_str_mv 2011
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/bachelorThesis
format bachelorThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://hdl.handle.net/10183/31049
dc.identifier.nrb.pt_BR.fl_str_mv 000782265
url http://hdl.handle.net/10183/31049
identifier_str_mv 000782265
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFRGS
instname:Universidade Federal do Rio Grande do Sul (UFRGS)
instacron:UFRGS
instname_str Universidade Federal do Rio Grande do Sul (UFRGS)
instacron_str UFRGS
institution UFRGS
reponame_str Repositório Institucional da UFRGS
collection Repositório Institucional da UFRGS
bitstream.url.fl_str_mv http://www.lume.ufrgs.br/bitstream/10183/31049/2/000782265.pdf.txt
http://www.lume.ufrgs.br/bitstream/10183/31049/1/000782265.pdf
http://www.lume.ufrgs.br/bitstream/10183/31049/3/000782265.pdf.jpg
bitstream.checksum.fl_str_mv 82b751d9493cfd7fd997491f52034adc
5e51154368d342678bb1d339aed0b567
0b153236fceb68d915ef04db12eca883
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
repository.name.fl_str_mv Repositório Institucional da UFRGS - Universidade Federal do Rio Grande do Sul (UFRGS)
repository.mail.fl_str_mv
_version_ 1801224411835006976

Registros relacionados