Avaliação de arquiteturas de hardware para acelerar as operações aritméticas da camada convolucional em redes neurais convolucionais

Detalhes bibliográficos
Autor(a) principal: Bonatto, Luana Vieira Martinez
Data de Publicação: 2018
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Repositório Institucional da UFSC
Texto Completo: https://repositorio.ufsc.br/handle/123456789/206078
Resumo: Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.
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Such restrictions may be prohibitive to the implementation of these solutions, since general-purpose processors may not be appropriate to adequately address these constraints. In the last decade, there was an intensification of technical and scientific efforts around hardware acceleration solutions for these operations. Thereby, this work presents an evaluation of different MAC architecture solutions as the main block in the convolution operation. These are architectures that apply optimization techniques to reduce the critical path of the combinational circuit, a metric that is the main focus of this research. Different parametrized architectures were proposed, implemented and evaluated, making use of optimization techniques and optimized blocks previously proposed in the literature. The architectures, which are generic and extensible for n bits, were encoded in VHDL language and evaluated considering pixel widths of 4, 8, 16, 32, and 64 bits. The evaluation was performed by means of logical synthesis in the ASIC technology with the 65nm cell library. In this evaluation, the results were collected and analyzed in relation to the delay, combinational area and dynamic power metrics. Furthermore, a brief analysis for FPGA was performed. One of the proposed architectures, which explores the possibility of using a convolutional neural network previously trained, for inference only, presented up to 37.59% gain in the critical path, in regards to some related architectures, an essential factor for applications with constraints time.As unidades de multiplicação e acumulação (MAC) são básicas para um vasto conjunto de aplicações, como deep learning, processamento digital de sinais, multimídia, entre outras. As operações de convolução, presentes na principal camada de Redes Neurais Convolucionais, respondem por uma parcela significativa do custo computacional inerente à estas redes, atingindo proporções acima de 90\%. A eficiência computacional das aplicações está diretamente relacionada à velocidade dos somadores e multiplicadores usados na unidade MAC. Alguns cenários de aplicação que fazem uso deste tipo de tecnologia, como detecção e classificação de objetos, apresentam fortes restrições temporais. Tais restrições podem ser impeditivas para a implementação destas soluções, uma vez que processadores de propósito geral podem não ser capazes de atender adequadamente à estas restrições. Na última década houve a intensificação dos esforços, técnicos e científicos, em torno de soluções de aceleração em hardware destas operações. Neste sentido, este trabalho apresenta uma avaliação de diferentes soluções de arquiteturas de MACs, como bloco principal na operação convolução. Estas são arquiteturas que aplicam técnicas de otimização para redução do caminho crítico do circuito combinacional, métrica que é foco principal desta pesquisa. Foram propostas, implementadas e avaliadas diferentes arquiteturas parametrizadas, que fazem uso de técnicas de otimização e blocos otimizados, previamente propostos na literatura. As arquiteturas, que são genéricas e extensiveis para n bits, foram codificadas em linguagem VHDL, e avaliadas considerando larguras de pixel de 4, 8, 16, 32, e 64 bits. A avaliação foi realizada por meio de síntese lógica na tecnologia ASIC com a biblioteca de células de 65nm. Nesta avaliação, os resultados foram analisados em relação às métricas de atraso, área combinacional e potência dinâmica. Além disso, uma breve análise para FPGA foi realizada. Uma das arquiteturas propostas, que explora a possibilidade do uso de uma Rede Neural Convolucional previamente treinada, apenas para realização de inferência, apresentou até 37,59% de ganho em caminho crítico, em relação à algumas arquiteturas relacionadas, fator essencial para aplicações com restrições temporais.83 p.| il., gráfs., tabs.porEngenharia elétricaRedes neurais (Computação)Avaliação de arquiteturas de hardware para acelerar as operações aritméticas da camada convolucional em redes neurais convolucionaisinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisreponame:Repositório Institucional da UFSCinstname:Universidade Federal de Santa Catarina (UFSC)instacron:UFSCinfo:eu-repo/semantics/openAccessORIGINALPEEL1848-D.pdfPEEL1848-D.pdfapplication/pdf2192504https://repositorio.ufsc.br/bitstream/123456789/206078/-1/PEEL1848-D.pdf43f09b20d4cedf525451f1b9f066bcfaMD5-1123456789/2060782020-03-31 11:43:39.008oai:repositorio.ufsc.br:123456789/206078Repositório de PublicaçõesPUBhttp://150.162.242.35/oai/requestopendoar:23732020-03-31T14:43:39Repositório Institucional da UFSC - Universidade Federal de Santa Catarina (UFSC)false
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