Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C

Detalhes bibliográficos
Autor(a) principal: Durand, Sergio Henrique Moraes
Data de Publicação: 2012
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da USP
Texto Completo: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/
Resumo: O contínuo avanço da capacidade dos circuitos integrados e a necessidade de sistemas embarcados cada vez mais complexos para lidar com os problemas atuais, com prazos cada vez mais curtos, estão direcionando o desenvolvimento de sistemas de circuitos integrados para ambientes de alto nível de abstração cada vez mais distantes dos detalhes de hardware. O uso de linguagens de alto nível para auxiliar o desenvolvimento de sistemas embarcados é uma tendência atual pois tal abordagem tende a reduzir a complexidade e o tempo de desenvolvimento. Este trabalho propõe o desenvolvimento de uma nova ferramenta para geração de arquiteturas de hardware em Bluespec em um ambiente gráfico utilizando diagramas da UML. Esta ferramenta permite que o projetista descreva o comportamento utilizando máquina de estados finita no padrão UML 2.0, onde cada estado pode conter a codificação do comportamento com as linguagens Bluespec e C. Dada uma máquina de estados, a mesma é traduzida para a linguagem Bluespec por meio de um compilador e templates. Como resultado, é apresentado a geração de duas arquiteturas de hardware a fim de demonstrar as vantagens e limitações da ferramenta desenvolvida
id USP_4829a06121fb0a0a8592a055ebd929e2
oai_identifier_str oai:teses.usp.br:tde-15042013-102159
network_acronym_str USP
network_name_str Biblioteca Digital de Teses e Dissertações da USP
repository_id_str 2721
spelling Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e CA tool for generating code from Bluespec SystemVerilog based on finite state machine described in UML and CBluespecBluespecEmbedded systemsESLESLSistemas embarcadosUMLUMLO contínuo avanço da capacidade dos circuitos integrados e a necessidade de sistemas embarcados cada vez mais complexos para lidar com os problemas atuais, com prazos cada vez mais curtos, estão direcionando o desenvolvimento de sistemas de circuitos integrados para ambientes de alto nível de abstração cada vez mais distantes dos detalhes de hardware. O uso de linguagens de alto nível para auxiliar o desenvolvimento de sistemas embarcados é uma tendência atual pois tal abordagem tende a reduzir a complexidade e o tempo de desenvolvimento. Este trabalho propõe o desenvolvimento de uma nova ferramenta para geração de arquiteturas de hardware em Bluespec em um ambiente gráfico utilizando diagramas da UML. Esta ferramenta permite que o projetista descreva o comportamento utilizando máquina de estados finita no padrão UML 2.0, onde cada estado pode conter a codificação do comportamento com as linguagens Bluespec e C. Dada uma máquina de estados, a mesma é traduzida para a linguagem Bluespec por meio de um compilador e templates. Como resultado, é apresentado a geração de duas arquiteturas de hardware a fim de demonstrar as vantagens e limitações da ferramenta desenvolvidaThe continuous advancement of integrated circuits capacity and the need for embedded systems even more complex to deal with current problems, with shorter time-to-market, are driving the development of integrated circuits systems to environments with high level abstraction more and more distant from the hardware details. The use of high level languages to assist the embedded systems development is a current trend for such an approach tends to reduce the complexity and development time. This work proposes the development of a new tool in Bluespec to generate hardware architectures in a graphical environment using UML diagrams. This tool allows the designer to describe the behavior using finite state machine in UML 2.0 standard, where each state can contain the coding behavior with Bluespec and C languages. Given a state machine, it is translated to Bluespec language through a compiler and templates. As a result is presented the generation of two hardware architectures in order to demonstrate the advantages and limitations of the developed toolBiblioteca Digitais de Teses e Dissertações da USPBonato, VanderleiDurand, Sergio Henrique Moraes2012-12-19info:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/masterThesisapplication/pdfhttp://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/reponame:Biblioteca Digital de Teses e Dissertações da USPinstname:Universidade de São Paulo (USP)instacron:USPLiberar o conteúdo para acesso público.info:eu-repo/semantics/openAccesspor2016-07-28T16:10:35Zoai:teses.usp.br:tde-15042013-102159Biblioteca Digital de Teses e Dissertaçõeshttp://www.teses.usp.br/PUBhttp://www.teses.usp.br/cgi-bin/mtd2br.plvirginia@if.usp.br|| atendimento@aguia.usp.br||virginia@if.usp.bropendoar:27212016-07-28T16:10:35Biblioteca Digital de Teses e Dissertações da USP - Universidade de São Paulo (USP)false
dc.title.none.fl_str_mv Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
A tool for generating code from Bluespec SystemVerilog based on finite state machine described in UML and C
title Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
spellingShingle Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
Durand, Sergio Henrique Moraes
Bluespec
Bluespec
Embedded systems
ESL
ESL
Sistemas embarcados
UML
UML
title_short Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
title_full Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
title_fullStr Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
title_full_unstemmed Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
title_sort Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C
author Durand, Sergio Henrique Moraes
author_facet Durand, Sergio Henrique Moraes
author_role author
dc.contributor.none.fl_str_mv Bonato, Vanderlei
dc.contributor.author.fl_str_mv Durand, Sergio Henrique Moraes
dc.subject.por.fl_str_mv Bluespec
Bluespec
Embedded systems
ESL
ESL
Sistemas embarcados
UML
UML
topic Bluespec
Bluespec
Embedded systems
ESL
ESL
Sistemas embarcados
UML
UML
description O contínuo avanço da capacidade dos circuitos integrados e a necessidade de sistemas embarcados cada vez mais complexos para lidar com os problemas atuais, com prazos cada vez mais curtos, estão direcionando o desenvolvimento de sistemas de circuitos integrados para ambientes de alto nível de abstração cada vez mais distantes dos detalhes de hardware. O uso de linguagens de alto nível para auxiliar o desenvolvimento de sistemas embarcados é uma tendência atual pois tal abordagem tende a reduzir a complexidade e o tempo de desenvolvimento. Este trabalho propõe o desenvolvimento de uma nova ferramenta para geração de arquiteturas de hardware em Bluespec em um ambiente gráfico utilizando diagramas da UML. Esta ferramenta permite que o projetista descreva o comportamento utilizando máquina de estados finita no padrão UML 2.0, onde cada estado pode conter a codificação do comportamento com as linguagens Bluespec e C. Dada uma máquina de estados, a mesma é traduzida para a linguagem Bluespec por meio de um compilador e templates. Como resultado, é apresentado a geração de duas arquiteturas de hardware a fim de demonstrar as vantagens e limitações da ferramenta desenvolvida
publishDate 2012
dc.date.none.fl_str_mv 2012-12-19
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/
url http://www.teses.usp.br/teses/disponiveis/55/55134/tde-15042013-102159/
dc.language.iso.fl_str_mv por
language por
dc.relation.none.fl_str_mv
dc.rights.driver.fl_str_mv Liberar o conteúdo para acesso público.
info:eu-repo/semantics/openAccess
rights_invalid_str_mv Liberar o conteúdo para acesso público.
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.coverage.none.fl_str_mv
dc.publisher.none.fl_str_mv Biblioteca Digitais de Teses e Dissertações da USP
publisher.none.fl_str_mv Biblioteca Digitais de Teses e Dissertações da USP
dc.source.none.fl_str_mv
reponame:Biblioteca Digital de Teses e Dissertações da USP
instname:Universidade de São Paulo (USP)
instacron:USP
instname_str Universidade de São Paulo (USP)
instacron_str USP
institution USP
reponame_str Biblioteca Digital de Teses e Dissertações da USP
collection Biblioteca Digital de Teses e Dissertações da USP
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações da USP - Universidade de São Paulo (USP)
repository.mail.fl_str_mv virginia@if.usp.br|| atendimento@aguia.usp.br||virginia@if.usp.br
_version_ 1809090737718951936

Registros relacionados