Implementação de gerador de Testbench UVM.

Detalhes bibliográficos
Autor(a) principal: ARRUDA, Lucas Eliseu Gonçalves de.
Data de Publicação: 2019
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Biblioteca Digital de Teses e Dissertações da UFCG
Texto Completo: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059
Resumo: Pertencente a um ambiente com tempo de mercado restrito, a área da microeletrônica é constantemente desafiada para entrega de dispositivos nesses prazos limitados. Esse fato é ainda mais verdadeiro para o setor de verificação, que comumente ocupa 70% do tempo de projeto. Nesse contexto, o gerador de testbench UVM é desenvolvido como ferramenta de automatização para auxílio dos verificadores tanto no início de verificação de IPs quanto para realização de alterações de design.
id UFCG_c1618fc96b653c7c68acce73cf1f4288
oai_identifier_str oai:localhost:riufcg/19059
network_acronym_str UFCG
network_name_str Biblioteca Digital de Teses e Dissertações da UFCG
repository_id_str 4851
spelling Implementação de gerador de Testbench UVM.Implementation of UVM Testbench generator.Gerador de Testbench UVMMicroeletrônicaPythonUVM - Universal Verification MethodologyUniversal Verification MethodologyUVM Testbench GeneratorMicroelectronicsEngenharia Elétrica.Pertencente a um ambiente com tempo de mercado restrito, a área da microeletrônica é constantemente desafiada para entrega de dispositivos nesses prazos limitados. Esse fato é ainda mais verdadeiro para o setor de verificação, que comumente ocupa 70% do tempo de projeto. Nesse contexto, o gerador de testbench UVM é desenvolvido como ferramenta de automatização para auxílio dos verificadores tanto no início de verificação de IPs quanto para realização de alterações de design.Inserted in a restrict time-to-market environment, the microelectronics area is constantly challenged to deliver devices in this limited dedlines. This fact is even stronger for the verification sector, which usually accounts for 70% of the project duration. In this context, the UVM testbench generator is developed as an automation tool to help engineers on both IP verification kickoff and to account for design modifications.Universidade Federal de Campina GrandeBrasilCentro de Engenharia Elétrica e Informática - CEEIUFCGMORAIS, Marcos Ricardo Alcântara.MORAIS, M. R. A.http://lattes.cnpq.br/6425114303423453ARRUDA, Lucas Eliseu Gonçalves de.2019-11-182021-05-26T21:14:26Z2021-05-262021-05-26T21:14:26Zinfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/bachelorThesishttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059ARRUDA, Lucas Eliseu Gonçalves de. Implementação de gerador de Testbench UVM. 2019. 52f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2019. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059porinfo:eu-repo/semantics/openAccessreponame:Biblioteca Digital de Teses e Dissertações da UFCGinstname:Universidade Federal de Campina Grande (UFCG)instacron:UFCG2021-05-26T21:15:00Zoai:localhost:riufcg/19059Biblioteca Digital de Teses e Dissertaçõeshttp://bdtd.ufcg.edu.br/PUBhttp://dspace.sti.ufcg.edu.br:8080/oai/requestbdtd@setor.ufcg.edu.br || bdtd@setor.ufcg.edu.bropendoar:48512021-05-26T21:15Biblioteca Digital de Teses e Dissertações da UFCG - Universidade Federal de Campina Grande (UFCG)false
dc.title.none.fl_str_mv Implementação de gerador de Testbench UVM.
Implementation of UVM Testbench generator.
title Implementação de gerador de Testbench UVM.
spellingShingle Implementação de gerador de Testbench UVM.
ARRUDA, Lucas Eliseu Gonçalves de.
Gerador de Testbench UVM
Microeletrônica
Python
UVM - Universal Verification Methodology
Universal Verification Methodology
UVM Testbench Generator
Microelectronics
Engenharia Elétrica.
title_short Implementação de gerador de Testbench UVM.
title_full Implementação de gerador de Testbench UVM.
title_fullStr Implementação de gerador de Testbench UVM.
title_full_unstemmed Implementação de gerador de Testbench UVM.
title_sort Implementação de gerador de Testbench UVM.
author ARRUDA, Lucas Eliseu Gonçalves de.
author_facet ARRUDA, Lucas Eliseu Gonçalves de.
author_role author
dc.contributor.none.fl_str_mv MORAIS, Marcos Ricardo Alcântara.
MORAIS, M. R. A.
http://lattes.cnpq.br/6425114303423453
dc.contributor.author.fl_str_mv ARRUDA, Lucas Eliseu Gonçalves de.
dc.subject.por.fl_str_mv Gerador de Testbench UVM
Microeletrônica
Python
UVM - Universal Verification Methodology
Universal Verification Methodology
UVM Testbench Generator
Microelectronics
Engenharia Elétrica.
topic Gerador de Testbench UVM
Microeletrônica
Python
UVM - Universal Verification Methodology
Universal Verification Methodology
UVM Testbench Generator
Microelectronics
Engenharia Elétrica.
description Pertencente a um ambiente com tempo de mercado restrito, a área da microeletrônica é constantemente desafiada para entrega de dispositivos nesses prazos limitados. Esse fato é ainda mais verdadeiro para o setor de verificação, que comumente ocupa 70% do tempo de projeto. Nesse contexto, o gerador de testbench UVM é desenvolvido como ferramenta de automatização para auxílio dos verificadores tanto no início de verificação de IPs quanto para realização de alterações de design.
publishDate 2019
dc.date.none.fl_str_mv 2019-11-18
2021-05-26T21:14:26Z
2021-05-26
2021-05-26T21:14:26Z
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
dc.type.driver.fl_str_mv info:eu-repo/semantics/bachelorThesis
format bachelorThesis
status_str publishedVersion
dc.identifier.uri.fl_str_mv http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059
ARRUDA, Lucas Eliseu Gonçalves de. Implementação de gerador de Testbench UVM. 2019. 52f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2019. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059
url http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059
identifier_str_mv ARRUDA, Lucas Eliseu Gonçalves de. Implementação de gerador de Testbench UVM. 2019. 52f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2019. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059
dc.language.iso.fl_str_mv por
language por
dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.publisher.none.fl_str_mv Universidade Federal de Campina Grande
Brasil
Centro de Engenharia Elétrica e Informática - CEEI
UFCG
publisher.none.fl_str_mv Universidade Federal de Campina Grande
Brasil
Centro de Engenharia Elétrica e Informática - CEEI
UFCG
dc.source.none.fl_str_mv reponame:Biblioteca Digital de Teses e Dissertações da UFCG
instname:Universidade Federal de Campina Grande (UFCG)
instacron:UFCG
instname_str Universidade Federal de Campina Grande (UFCG)
instacron_str UFCG
institution UFCG
reponame_str Biblioteca Digital de Teses e Dissertações da UFCG
collection Biblioteca Digital de Teses e Dissertações da UFCG
repository.name.fl_str_mv Biblioteca Digital de Teses e Dissertações da UFCG - Universidade Federal de Campina Grande (UFCG)
repository.mail.fl_str_mv bdtd@setor.ufcg.edu.br || bdtd@setor.ufcg.edu.br
_version_ 1809744493213122560

Registros relacionados