Implementação do algoritmo AES em hardware reconfigurável - FPGA.

Detalhes bibliográficos
Autor(a) principal: SAAD, Maurício Wurthmann
Data de Publicação: 2010
Tipo de documento: Dissertação
Idioma: por
Título da fonte: Repositório Institucional da UNIFEI (RIUNIFEI)
Texto Completo: https://repositorio.unifei.edu.br/jspui/handle/123456789/1423
Resumo: Neste projeto de pesquisa realizou-se a implementação do algoritmo criptográfico AES em hardware reconfigurável, utilizando-se da linguagem de programação VHDL. Inicialmente, o modelo VHDL de todas as funções constituintes foram desenvolvidas e posteriormente sintetizadas no componente EP2C20F484C7 da família Cyclone II da Altera. A seguir o algoritmo de criptografia AES, tendo uma chave de 128 bits, foi implementado e validado via simulação. Como última etapa de desenvolvimento foram gerados códigos parametrizados que possibilitam ao usuário definir se o modelo criptográfico irá operar com chaves de 128, 192 ou 256 bits.
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