Aceleração em hardware de algoritmo de redução de ruído com preservação de cenário acústico para aparelhos auditivos binaurais

• Autor(a) principal: Francisco, Gustavo
• Data de Publicação: 2021
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: eng
• Título da fonte: Repositório Institucional da UFRGS
• Texto Completo: http://hdl.handle.net/10183/236892
• topic: Hardware; Audição; Ruído : Redução; Acoustic; Binaural; FPGA; Hearing; Speech

O uso de aparelhos auditivos para quem possui deficiências auditivas é algo extremamente importante. Porém, ainda há muito a se avançar em melhorias para os dispositivos auditivos. Dentre eles, a redução de ruído é uma de muito interesse pelos usuários. Técnica de redução de ruido, além de funções aplicadas juntamente para manutenção das posições espaciais dos sons, aumentam a experiencia de quem utiliza o aparelho. Para utilização em tempo real, existem fatores importantes a serem analisados para que a aplicação dos algoritmos seja sólida e sem maiores problemas, sem que haja atrasos com o tempo de processamento, visando não causar desconforto ao usuário. Estes pontos serão explorados neste trabalho com a elaboração de uma implementação de algoritmo de redução de ruído, juntamente com a utilização de técnica de preservação de cenário acústico, em hardware, usando como ponto de partida o FPGA para utilização como dispositivo de borda. Serão analisados os resultados da aplicação do algoritmo de redução nos cenários acústicos simulados, demonstrando os benefícios e as penalidades de adotar paralelamente técnicas de preservação.