Arquitetura de uma unidade aritmética em ponto flutuante padrão IEEE754 32 bits

• Autor(a) principal: Figueiró, Iuri Castro
• Data de Publicação: 2011
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UNIPAMPA
• Texto Completo: http://dspace.unipampa.edu.br/jspui/handle/riu/964
• topic: CNPQ::ENGENHARIAS; Electrical engineering; Microelectronics; Computer architecture; Engenharia elétrica; Microeletrônica; Arquitetura de computadores

Aritmética em ponto flutuante é utilizada por diversas aplicações que exigem um alto processamento de dados aliados a uma excelente precisão, como processamento de voz e imagens. O hardware responsável pela aritmética em ponto flutuante é denominado de FPU (Floating Point Unit). A FPU pode ser utilizada tanto como co-processador em um sistema, como agregado a um processador mais complexo para uma aplicação específica. Normalmente, estas unidades são projetadas seguindo um padrão para a aritmética em ponto flutuante. O padrão IEEE754, o que estipula normas a serem seguidas para a representação de números em ponto flutuante, é adotado de forma a uniformizar e compatibilizar hardwares de diferentes fabricantes. Este trabalho apresenta a proposta de uma arquitetura para operações aritméticas em ponto flutuante no Padrão IEEE754 no nível transferência entre registradores para implementação em FPGA. A FPU projetada utiliza a precisão simples e conta com as operações de soma, subtração, multiplicação e divisão. Através da metodologia adotada pelo Programa Brazil-IP, várias etapas de projetos são realizadas visando o desenvolvimento de um ip-core de custo e qualidade desejável. A FPU visa aplicações onde o requisito de área utilizada é limitado, como sistemas embarcados e sistemas integrados em um único chip (SoC). Os resultados apresentados são validados através de comparações com topologias open source existentes de FPU’s.