Implementação em hardware da arquitetura do computador hipotético CESAR

Detalhes bibliográficos
Autor(a) principal: Orth, Gustavo Kaefer
Data de Publicação: 2010
Tipo de documento: Trabalho de conclusão de curso
Idioma: por
Título da fonte: Repositório Institucional da UFRGS
Texto Completo: http://hdl.handle.net/10183/27969
Resumo: O contínuo desenvolvimento de ferramentas de síntese lógica, em conjunto com o aumento da capacidade de dispositivos de hardware programável como FPGAs, permitiu o desenvolvimento de processadores soft-core, projetados especificamente para rodar nestes dispositivos. Ao mesmo tempo, linguagens de descrição de hardware, como VHDL, permitem a descrição de sistemas digitais em diferentes níveis de abstração. Este trabalho apresenta duas possíveis implementações em VHDL da arquitetura do computador Cesar, um processador hipotético utilizado no Instituto de informática da UFRGS como ferramenta de auxílio no ensino de arquitetura e organização de computadores. O computador Cesar é baseado na arquitetura da família de processadores PDP-11, da Digital Equipment Corporation. Além da descrição do processador, foram desenvolvidos circuitos que implementam a interface deste processador com um monitor de vídeo e um teclado, ambos conectados a uma placa FPGA.
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